¿Qué es la Ley de Escalado Tau (τ)?

La Ley de Escalado Tau se propone como el reemplazo de la Ley de Moore, que históricamente se ha definido por empaquetar más y más transistores pequeños en una pieza plana de silicio. Tau (τ) cambia el objetivo: en lugar de minimizar el espacio físico entre transistores, se busca minimizar el tiempo que tarda una señal en viajar a través de un chip .

Al optimizar el tiempo de tránsito de la señal en lugar de la reducción del tamaño, el marco Tau apunta a mejorar la densidad funcional y el rendimiento por vatio a nivel de sistema, integrando la optimización del transistor, la interconexión, el empaquetado y el diseño del sistema de una sola vez . La idea central es que los cuellos de botella en los chips modernos a menudo tienen que ver con el movimiento de datos, no solo con el número de transistores, y que este problema se puede atacar con innovación arquitectónica en lugar de con una litografía más fina .

LogicFolding: La arquitectura 3D que evita la litografía EUV

LogicFolding es la arquitectura de silicio concreta construida sobre los principios de la Ley de Escalado Tau. En lugar de disponer los circuitos lógicos de un chip en una sola capa plana, la arquitectura los "pliega" en dos o tres capas apiladas verticalmente . Este enfoque tiene dos efectos clave:

1. Acorta las rutas del cableado. Al mover los circuitos a la tercera dimensión, la distancia física que deben recorrer las señales eléctricas se reduce drásticamente. Esto disminuye las cargas resistivas-capacitivas (RC) y aumenta la velocidad y la eficiencia energética general .
2. Empaqueta más transistores sin nodos más pequeños. Huawei afirma que el método de apilamiento aumenta la densidad de transistores en aproximadamente un 55% y mejora la eficiencia energética sin requerir la precisión subatómica de las herramientas EUV .

Un punto clave es que estas ganancias de densidad no dependen de litografía avanzada. Los chips se fabrican en nodos de proceso maduros de clase 7nm en las instalaciones de la empresa china SMIC, utilizando sistemas de litografía ultravioleta profunda (DUV) existentes que no están bloqueados por los controles de exportación actuales de EE. UU. . La compañía afirma que ya ha producido en masa 381 modelos de chips durante seis años utilizando las técnicas de co-optimización fundacionales que LogicFolding ahora amplía .

La hoja de ruta: De un chip Kirin en 2026 a un equivalente de 1.4nm en 2031

Huawei presentó una hoja de ruta concreta de dos pasos:

• Finales de 2026: El primer chip comercial con LogicFolding se enviará en un sistema en chip (SoC) Kirin, probablemente para la serie Mate 90, utilizando un diseño de doble capa. Se proyecta que este chip alcance una densidad de transistores de 238 MTr/mm², una cifra que lo sitúa aproximadamente a la par con el rendimiento del nodo de clase 3nm de TSMC . Las primeras afirmaciones de rendimiento incluyen una velocidad de reloj máxima de 3.1GHz y una mejora del 40% en la eficiencia del núcleo de potencia .
• Para 2031: Huawei planea introducir un diseño LogicFolding de tres capas que alcance una densidad de transistores equivalente a un proceso de clase 1.4nm, un objetivo que la propia TSMC aspira a alcanzar para 2028 .

La respuesta de Jensen Huang: Una evaluación de amenaza contradictoria

El CEO de Nvidia, Jensen Huang, respondió a la presentación de Huawei con un mensaje en dos partes que evolucionó en los días siguientes.

Justo antes de la conferencia ISCAS, Huang ya había reconocido el dominio de Huawei en un segmento de mercado importante. Declaró a CNBC que las restricciones a la exportación de EE. UU. habían hecho imposible que Nvidia compitiera, afirmando que la compañía ha "cedido en gran medida" el mercado chino de chips de IA a Huawei .

Ante la pregunta directa de si LogicFolding representaba una amenaza para el liderazgo de la fundición TSMC, su postura pública se endureció y luego se suavizó. Los informes iniciales sugirieron que Huang consideraba que la capacidad de Huawei para lograr un rendimiento de IA competitivo en nodos maduros de 7nm era una "seria amenaza" para el modelo de negocio que depende de que los clientes siempre necesiten el nodo más avanzado .

Sin embargo, días después, el 29 de mayo de 2026, Huang emitió un veredicto más despectivo a los periodistas en Taipéi. "Esto es un gran avance para Huawei, pero no es una amenaza para TSMC", dijo. "¿Cuánto tiempo lleva TSMC usando apilamiento de chips y empaquetado 3D? Casi 10 años. Por lo tanto, la tecnología de TSMC es muy avanzada" .

Dosis de realidad: Las letras pequeñas detrás del entusiasmo

A pesar de toda su audacia estratégica, la visión de Huawei viene con asteriscos significativos que son cruciales para tener una visión equilibrada.

• Las afirmaciones de Huawei no están verificadas. El aumento declarado del 55% en la densidad de transistores es una cifra interna que no ha sido confirmada de forma independiente por firmas de análisis de chips externas . La compañía describe una densidad "equivalente a 1.4nm" lograda a través de la arquitectura, no un nodo litográfico de 1.4nm.
• Los desafíos térmicos y de producción son reales. Apilar capas lógicas genera significativamente más calor en un volumen más pequeño, y garantizar una fabricación libre de defectos a través de múltiples capas apiladas es notoriamente difícil. Los analistas de la industria advierten que estos factores podrían limitar la viabilidad comercial y el rendimiento de los chips 3D a gran escala .
• El concepto de "densidad equivalente" tiene matices. Huawei no está afirmando que grabará transistores a una escala de 1.4nm. En cambio, busca empaquetar un número funcionalmente equivalente de transistores en un área determinada construyendo hacia arriba, una distinción que importa para las comparaciones de potencia, calor y costo con los chips monolíticos en nodos avanzados .

En esencia, Huawei ha propuesto un manual para la era post-Ley de Moore que replantea la carrera de los semiconductores en torno al diseño 3D inteligente en lugar de la supremacía litográfica pura. Si bien el chip Kirin de 2026 será una prueba de fuego temprana, el objetivo final de 2031 sigue siendo una apuesta a largo plazo que depende de resolver la física extrema del apilamiento lógico en 3D.

¿Qué es la Ley de Escalado Tau (τ)?

La Ley de Escalado Tau se propone como el reemplazo de la Ley de Moore, que históricamente se ha definido por empaquetar más y más transistores pequeños en una pieza plana de silicio. Tau (τ) cambia el objetivo: en lugar de minimizar el espacio físico entre transistores, se busca minimizar el tiempo que tarda una señal en viajar a través de un chip .

Al optimizar el tiempo de tránsito de la señal en lugar de la reducción del tamaño, el marco Tau apunta a mejorar la densidad funcional y el rendimiento por vatio a nivel de sistema, integrando la optimización del transistor, la interconexión, el empaquetado y el diseño del sistema de una sola vez . La idea central es que los cuellos de botella en los chips modernos a menudo tienen que ver con el movimiento de datos, no solo con el número de transistores, y que este problema se puede atacar con innovación arquitectónica en lugar de con una litografía más fina .

LogicFolding: La arquitectura 3D que evita la litografía EUV

LogicFolding es la arquitectura de silicio concreta construida sobre los principios de la Ley de Escalado Tau. En lugar de disponer los circuitos lógicos de un chip en una sola capa plana, la arquitectura los "pliega" en dos o tres capas apiladas verticalmente . Este enfoque tiene dos efectos clave:

1. Acorta las rutas del cableado. Al mover los circuitos a la tercera dimensión, la distancia física que deben recorrer las señales eléctricas se reduce drásticamente. Esto disminuye las cargas resistivas-capacitivas (RC) y aumenta la velocidad y la eficiencia energética general .
2. Empaqueta más transistores sin nodos más pequeños. Huawei afirma que el método de apilamiento aumenta la densidad de transistores en aproximadamente un 55% y mejora la eficiencia energética sin requerir la precisión subatómica de las herramientas EUV .

Un punto clave es que estas ganancias de densidad no dependen de litografía avanzada. Los chips se fabrican en nodos de proceso maduros de clase 7nm en las instalaciones de la empresa china SMIC, utilizando sistemas de litografía ultravioleta profunda (DUV) existentes que no están bloqueados por los controles de exportación actuales de EE. UU. . La compañía afirma que ya ha producido en masa 381 modelos de chips durante seis años utilizando las técnicas de co-optimización fundacionales que LogicFolding ahora amplía .

La hoja de ruta: De un chip Kirin en 2026 a un equivalente de 1.4nm en 2031

Huawei presentó una hoja de ruta concreta de dos pasos:

• Finales de 2026: El primer chip comercial con LogicFolding se enviará en un sistema en chip (SoC) Kirin, probablemente para la serie Mate 90, utilizando un diseño de doble capa. Se proyecta que este chip alcance una densidad de transistores de 238 MTr/mm², una cifra que lo sitúa aproximadamente a la par con el rendimiento del nodo de clase 3nm de TSMC . Las primeras afirmaciones de rendimiento incluyen una velocidad de reloj máxima de 3.1GHz y una mejora del 40% en la eficiencia del núcleo de potencia .
• Para 2031: Huawei planea introducir un diseño LogicFolding de tres capas que alcance una densidad de transistores equivalente a un proceso de clase 1.4nm, un objetivo que la propia TSMC aspira a alcanzar para 2028 .

La respuesta de Jensen Huang: Una evaluación de amenaza contradictoria

El CEO de Nvidia, Jensen Huang, respondió a la presentación de Huawei con un mensaje en dos partes que evolucionó en los días siguientes.

Justo antes de la conferencia ISCAS, Huang ya había reconocido el dominio de Huawei en un segmento de mercado importante. Declaró a CNBC que las restricciones a la exportación de EE. UU. habían hecho imposible que Nvidia compitiera, afirmando que la compañía ha "cedido en gran medida" el mercado chino de chips de IA a Huawei .

Ante la pregunta directa de si LogicFolding representaba una amenaza para el liderazgo de la fundición TSMC, su postura pública se endureció y luego se suavizó. Los informes iniciales sugirieron que Huang consideraba que la capacidad de Huawei para lograr un rendimiento de IA competitivo en nodos maduros de 7nm era una "seria amenaza" para el modelo de negocio que depende de que los clientes siempre necesiten el nodo más avanzado .

Sin embargo, días después, el 29 de mayo de 2026, Huang emitió un veredicto más despectivo a los periodistas en Taipéi. "Esto es un gran avance para Huawei, pero no es una amenaza para TSMC", dijo. "¿Cuánto tiempo lleva TSMC usando apilamiento de chips y empaquetado 3D? Casi 10 años. Por lo tanto, la tecnología de TSMC es muy avanzada" .

Dosis de realidad: Las letras pequeñas detrás del entusiasmo

A pesar de toda su audacia estratégica, la visión de Huawei viene con asteriscos significativos que son cruciales para tener una visión equilibrada.

• Las afirmaciones de Huawei no están verificadas. El aumento declarado del 55% en la densidad de transistores es una cifra interna que no ha sido confirmada de forma independiente por firmas de análisis de chips externas . La compañía describe una densidad "equivalente a 1.4nm" lograda a través de la arquitectura, no un nodo litográfico de 1.4nm.
• Los desafíos térmicos y de producción son reales. Apilar capas lógicas genera significativamente más calor en un volumen más pequeño, y garantizar una fabricación libre de defectos a través de múltiples capas apiladas es notoriamente difícil. Los analistas de la industria advierten que estos factores podrían limitar la viabilidad comercial y el rendimiento de los chips 3D a gran escala .
• El concepto de "densidad equivalente" tiene matices. Huawei no está afirmando que grabará transistores a una escala de 1.4nm. En cambio, busca empaquetar un número funcionalmente equivalente de transistores en un área determinada construyendo hacia arriba, una distinción que importa para las comparaciones de potencia, calor y costo con los chips monolíticos en nodos avanzados .

En esencia, Huawei ha propuesto un manual para la era post-Ley de Moore que replantea la carrera de los semiconductores en torno al diseño 3D inteligente en lugar de la supremacía litográfica pura. Si bien el chip Kirin de 2026 será una prueba de fuego temprana, el objetivo final de 2031 sigue siendo una apuesta a largo plazo que depende de resolver la física extrema del apilamiento lógico en 3D.