PSMC hat sich die Rolle des exklusiven Lieferanten von Silizium-Kondensatoren für Intels EMIB-T-Advanced-Packaging über seine 12-Zoll-IPD-Plattform (Integrated Passive Device) gesichert . Nach der EMIB-Zertifizierung und dem Eintritt in die stabile Produktion im Juli 2026 befindet sich PSMC nun im Hochlauf auf 10.000 12-Zoll-Wafer pro Monat bis 2027. Die Kapazität ist bereits vollständig ausgebucht .
Dies ist keine kleine Nebenrolle. Silizium-Kondensatoren sind für die Stromversorgung in diesen massiven KI-Paketen unerlässlich. PSMCs exklusive Benennung zeigt, dass Intel sich für den ersten Produktionshochlauf auf eine einzige, validierte Quelle für diese Schlüsselkomponente festgelegt hat.
UMC verzeichnet ebenfalls einen deutlichen Auftragsschub, da es integrierte passive Bauelemente (IPDs) fertigt, die von PSMC beschafft und an Intels EMIB-T-Kette geliefert werden . Berichten zufolge fertigt UMC die EMIB-Silizium-Brücken in seinen 12-Zoll-Fabs in Taiwan und Singapur .
Damit wird UMC zu einem sekundären, aber wichtigen Knoten in derselben Versorgungspipeline – PSMC fungiert als zertifizierter Lieferant, UMC als Foundry-Partner, der in diesen Kanal einspeist. Zusammen schaffen sie ein Taiwan-zentriertes Versorgungszentrum für Intels EMIB-T, das TSMCs eigener CoWoS-Versorgungskonzentration mit lokalen Partnern ähnelt .
Die grundlegende Innovation von EMIB ist architektonisch: Anstatt alle Chiplets auf einen großen, teuren Silizium-Interposer zu setzen (CoWoS-Ansatz), bettet EMIB kleine Silizium-Brücken direkt in das organische Substrat ein – und zwar nur dort, wo Chip-zu-Chip-Verbindungen benötigt werden . EMIB-T fügt Through-Silicon Vias (TSVs) in die Brücke ein, was eine vertikale Stromversorgung ermöglicht – entscheidend für KI-Beschleuniger der HBM4-Klasse .
Hier ein Vergleich der beiden Plattformen in Schlüsseldimensionen:
| Dimension | Intel EMIB-T | TSMC CoWoS |
|---|---|---|
| Kosten | ~40–50% günstiger als CoWoS | Höher (großer Interposer-Ansatz) |
| Brücken-/Package-Ausbeute | ~90% (Brücke) | 98%+ angestrebt für CoWoS-Plattformen |
| Substrat-Ausbeute | ~50% (wichtigster Engpass) | Höhere Reife |
| Serienproduktion-Ziel | 2027–Anfang 2028 | Bereits in Volumenproduktion |
| Kapazitätsengpass | Wachsend; substratlimitiert | CoWoS-L bis 2026 und bis 2027 ausverkauft |
| Reticle-Skalierung (2027) | 8–10× Reticle-Größe | 5,5–9,5× Reticle (CoWoS-L) |
TSMCs CoWoS-Kapazität soll von ca. 675k Wafer/Monat im Jahr 2025 auf 1,275M im Jahr 2026 und 2,31M im Jahr 2027 wachsen . Doch die Nachfrage ist so intensiv, dass die Plattform für Premium-KI-Kunden strukturell ausverkauft bleibt – ein gewaltiger Rückenwind für Intels EMIB-T .
Googles nächste TPU-Generation mit dem Codenamen "Humufish" (v9) wird laut SemiAnalysis und mehreren bestätigenden Berichten Intels EMIB-T anstelle von TSMCs CoWoS verwenden . Dies ist der erste Flaggschiff-KI-Chip eines großen Hyperscalers, der sich öffentlich von CoWoS löst.
Alphabet hat bei Intel einen Foundry-Auftrag über mehr als 3 Millionen TPU-Chips platziert, der vor 2028 ausgeliefert werden soll – der größte AI-Chip-Volumenvertrag, den Intel Foundry je erhalten hat . Google wird zwischen 2027 und 2028 voraussichtlich mehr als 6 Millionen TPUs produzieren, wobei Intels Foundry-Anteil 2028 etwa die Hälfte der Gesamtproduktion ausmachen wird .
Googles eigener TPU-Fahrplan zeigt, dass die v8-Generation (Sunfish/Zebrafish) weiterhin auf TSMC N2/CoWoS für die zweite Jahreshälfte 2027 bleibt, während v9 Humufish gezielt zur Entlastung von CoWoS-Engpässen auf Intels EMIB-T wechselt . Die Entscheidung ist sowohl kosten- als auch kapazitätsgetrieben: Google wechselt zu Intels Packaging für einen ~50%igen Kostenvorteil und baut gleichzeitig eine Beziehung zu einem zweiten Großserien-Packaging-Lieferanten auf .
Dies ist die eine Zahl, die die EMIB-T-Erzählung von einem sauberen Sieg fernhält. Während Intels EMIB-T-Brücken-Ausbeute in der Validierung Berichten zufolge über 90% liegt, bleibt die Substrat-Ausbeute bei etwa 50% . Dies ist der Engpass, der die vollständige Massenproduktion verhindert.
Intel-CEO Lip-Bu Tan bestätigte auf der J.P. Morgan Global Technology Conference, dass Kunden taiwanesische und japanische Substratlieferanten vorab bezahlen, um Kapazitäten zu sichern – vier Lieferanten aus Taiwan und zwei aus Japan fordern Vorabzusagen . Unimicron, Intels Substratpartner, hat erklärt, dass EMIB-T voraussichtlich erst Anfang 2028 in die vollständige Massenproduktion gehen wird .
Analyst Ming-Chi Kuo merkte an, dass TSMCs 5,5-Reticle-CoTaS-Plattformen ab 2026 Ausbeuten von etwa 98% anstreben – eine erhebliche Lücke, die Intel noch schließen muss .
Eine Neuordnung der Branche ist im Gange. Die CoWoS-Kapazitätsengpässe zwingen Hyperscaler, alternative Packaging-Technologien zu qualifizieren, und Intels EMIB-T ist die glaubwürdigste Alternative. Die Plattform bietet einen ~50%igen Kostenvorteil, einen validierten 36/35-µm-Bump-Pitch (65% höhere Bump-Dichte im Vergleich zu Granite Rapids) und eine Package-Kapazität von 4,5+ Reticle .
Wenn Intel das Substrat-Ausbeute-Problem bis 2027–2028 löst, könnte EMIB-T einen erheblichen Anteil am KI-Packaging-Markt von CoWoS erobern, insbesondere bei Hyperscalern (Google, möglicherweise Meta), die aktiv nach einer zweiten Quelle suchen, um das CoWoS-Versorgungsrisiko zu mindern . Wenn nicht, wird das Zeitfenster enger, da TSMCs gewaltiger CoWoS-Kapazitätsausbau (Verdopplung bis 2027) mit der Nachfrage gleichzieht .
Der Google-Gewinn validiert Intel Foundry als praktikable Second-Source für Advanced Packaging für die größten KI-Chip-Käufer der Welt. Dies könnte weitere Designgewinne von anderen KI-Chip-Designern auslösen, die derzeit durch CoWoS-Lieferzeiten und das Single-Supplier-Risiko eingeschränkt sind .
PSMCs exklusive Lieferantenrolle und UMCs nachgelagerte Beteiligung schaffen ein Taiwan-zentriertes Versorgungszentrum für Intels EMIB-T – ein zweischneidiges Schwert. Es spiegelt das geografische Konzentrationsrisiko von TSMCs CoWoS-Lieferkette wider, sichert aber gleichzeitig gebuchte Kapazitäten von Partnern, die sich bereits im Volumenbetrieb bewährt haben .