Der Sprung vom Labor in die Fabrik: 2D-Transistoren erreichen industrietaugliche Dimensionen

• nFETs mit MoS₂ (Molybdändisulfid) als Kanal.
• pFETs mit entweder WS₂ (Wolframdisulfid) oder WSe₂ (Wolframdiselenid).

Alle Bauelemente wurden auf demselben 300-Millimeter-Siliziumwafer gefertigt, und zwar mit einem skalierbaren Integrationsansatz, der mit der Back-End-of-Line-Fertigung kompatibel ist . Besonders bemerkenswert ist die Wahl des Materials für die pFETs: Imec hatte zuvor auf der IEDM 2025 über rekordverdächtige pFET-Leistungen mit einer einlagigen WSe₂-Schicht berichtet und dabei Treiberströme von bis zu 690 µA/µm erreicht .

Die Schlüsselkennzahl: 50 nm Contacted Poly Pitch

Der wichtigste Wert ist der erreichte CPP von 50 nm für beide Transistortypen . In der Chipfertigung ist der Contacted Poly Pitch eines der kritischsten Maße für die Transistordichte und ein direkter Indikator dafür, wie aggressiv ein Logikprozess skaliert werden kann.

Zur Einordnung: Die modernsten Silizium-Fertigungsprozesse arbeiten heute mit Abständen von unter 50 nm. 2D-Transistoren mit 50 nm CPP auf 300-mm-Wafern herzustellen, beweist, dass diese exotischen Materialien in der gleichen Liga spielen können – nicht nur auf winzigen Forschungsmustern, sondern auf demselben Waferformat, das auch in den Großraumschleusen der Halbleiterindustrie (den sogenannten „Fabs“) eingesetzt wird .

Drei Meilensteine in einem Prozess

Die Gemeinschaftsarbeit erzielte drei konkrete und messbare Ergebnisse, die einen klaren Fortschritt gegenüber der bisherigen 2D-Materialforschung markieren :

1. Weltweit erste skalierte nFET- und pFET-Bauelemente mit 50 nm CPP auf 300-mm-Wafern.
2. Beide Transistorpolaritäten zeigten bei einer Gate-Spannung von null Volt (Vg=0V) extrem niedrige Leckströme (Ioff).
3. Die Leistung der pFETs mit WSe₂-Kanal lag nahe an den Rekordwerten von Bauelementen im Labormaßstab, was beweist, dass der Integrationsprozess die Materialqualität nicht beeinträchtigt.

Darüber hinaus erreichte der CMOS-ähnliche Integrationsansatz eine Quote von bis zu 94 % funktionsfähiger Transistoren (definiert als Imax/Imin größer als 10⁵) auf dem gesamten Wafer, was die Robustheit und Stabilität des Prozesses unterstreicht .

Der Prozess, der es möglich machte

Was ermöglichte diesen Sprung vom Labor in die Fabrik? Das Konsortium entwickelte einen neuartigen Integrationsansatz, der speziell auf Übergangsmetalldichalkogenide (TMDs) zugeschnitten ist, jene Klasse von 2D-Materialien, die für die Transistorkanäle verwendet werden . Der Prozess umfasst mehrere Schlüsselmodule, die für die industrielle Umsetzung entscheidend sind :

• EUV-Lithografie (Licht im extrem ultravioletten Bereich), um die winzigen Strukturen für den 50-nm-Abstand zu erzeugen.
• Verfahren zum Transfer der TMD-Materialien, die für ganze 300-mm-Wafer geeignet sind.
• Die Integration von Materialien mit hoher Dielektrizitätskonstante (High-k-Dielektrika) für den Gate-Stapel.
• Kanalisolation und fortschrittliche Schritte des chemisch-mechanischen Polierens (CMP).

Diese Kombination aus Standardprozesswerkzeugen der Halbleiterindustrie und maßgeschneiderter Handhabung der 2D-Materialien macht das Ergebnis zu einem echten Durchbruch in der Fertigungstechnik und nicht nur zu einer materialwissenschaftlichen Demonstration.

Zwei Barrieren auf einmal überwunden

Damit 2D-Transistoren jemals Silizium in Logikchips ersetzen können, musste die Branche zwei grundlegende Hürden überwinden : Erstens musste ein vollständiger Integrationsprozess entwickelt werden, der auf 300-mm-Wafern funktioniert – dem Standard für die moderne Chipproduktion. Zweitens musste dieser Prozess sowohl für n- als auch für p-Kanal-Bauelemente bei denselben engen Dimensionen funktionieren, da die CMOS-Logik auf komplementären Paaren beruht.

Die Arbeit von ASML, TSMC und Imec räumt beide Hindernisse in einer einzigen Demonstration aus dem Weg. Durch die Kombination von Imecs langjähriger Forschung an TMD-basierten Bauelementen mit den Lithografiefähigkeiten von ASML und der Fertigungsexpertise von TSMC hat das Team gezeigt, dass 2D-Material-Transistoren im industriellen Maßstab und mit dem für künftige Logikknoten erforderlichen Abstand gefertigt werden können .

Wo das in der Post-Silizium-Roadmap steht

Dies ist kein isoliertes Experiment. Es ist der Höhepunkt einer langjährigen, stetigen Entwicklung in der gesamten Branche.

Imec begann bereits 2018 mit der Arbeit an der 300-mm-Integration von 2D-FET-Materialien, als das Forschungszentrum erstmals das direkte Wachstum von WS₂ auf Wafern in voller Größe mittels MOCVD demonstrierte . 2019 zeigte Imec dann extrem skalierte MoS₂-Transistoren mit Kanallängen von nur 30 nm . Im Jahr 2020 nahm Imec 2D-Materialien schließlich offiziell in seine Roadmap für die Logikskalierung auf und prognostizierte ihre Einführung ab dem A7-Technologieknoten .

Zuletzt demonstrierten Intel Foundry und Imec auf der IEDM 2025 unabhängig voneinander die 300-mm-Fab-kompatible Integration kritischer 2D-FET-Module, einschließlich Source/Drain-Kontakten und Gate-Stapeln . Auf derselben Konferenz erzielte die Zusammenarbeit von Imec mit TSMC eine Rekordleistung bei pFETs auf WSe₂-Basis und legte damit die Materialgrundlagen für den Durchbruch von 2026 .

Das im Juni 2026 veröffentlichte Ergebnis von ASML, TSMC und Imec führt diese einzelnen Fäden nun in einer einzigen, vollständigen Demonstration zusammen: komplementäre 2D-Transistoren mit fab-relevantem Abstand auf Produktionswafern. Es wird erwartet, dass das Integrationsschema nicht nur auf die in dieser Arbeit verwendeten TMD-Materialien – MoS₂, WS₂ und WSe₂ – anwendbar ist, sondern auch auf andere 2D-Kanalmaterialien übertragen werden kann .

Wie es weitergeht

Der Durchbruch wurde als Paper T1.3 auf dem VLSI 2026 Symposium mit dem Titel „First EUV–enabled Integration Route for 50nm Pitch N and PMOS Transistors with 2D Materials Channel from a 300mm Fab“ vorgestellt . Auch wenn die Bauelementeigenschaften vielversprechend sind, bleibt dies zunächst eine Forschungsdemonstration und kein kommerzielles Produkt. Leistungsfähigkeit und Zuverlässigkeit müssen bei noch engeren Strukturbreiten unter Beweis gestellt werden, und die Branche hat sich noch nicht auf den genauen 2D-Materialstapel für zukünftige Knoten geeinigt.

Doch die Bedeutung ist klar: Zum ersten Mal hat die Halbleiterindustrie einen handfesten Beweis, dass 2D-Transistoren dem gleichen Fertigungspfad folgen können wie Silizium. Das Rennen um die Post-Silizium-Logik ist damit endgültig eröffnet.