TSMC CoWoS erreicht 99% Ausbeute – KI-Chip-Engpass verlagert sich zu HBM und ABF-Substraten
TSMCs 5,5x Reticle CoWoS erzielt in der Massenproduktion Ausbeuten von 98–99% und verlagert den primären KI Chip Engpass weg von den eigenen Verpackungslinien hin zu HBM Speicher und ABF Substraten. Auf dem OCP APAC Summit am 11.
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TSMCs 5,5x Reticle CoWoS erzielt in der Massenproduktion Ausbeuten von 98–99% und verlagert den primären KI Chip Engpass weg von den eigenen Verpackungslinien hin zu HBM Speicher und ABF Substraten.
Auf dem OCP APAC Summit am 11. August 2026 enthüllte TSMC VP Jun He einen mehrjährigen Fahrplan, der bis 2028–2029 ein 14x Reticle CoWoS Paket (ca.
Im Vergleich zu Intels EMIB T, das laut Branchenquellen immer noch um 90% Ausbeute kämpft, hält TSMC einen komfortablen Vorsprung von 8+ Prozentpunkten bei der Ausbeute, mit einer größeren Ziel Reticle Größe (14x vs.
What key developments did TSMC announce at the OCP APAC Summit regarding its CoWoS advanced packaging technology yields, what remaining suppTSMC's CoWoS advanced packaging technology: 98-99% yield achieved at 5.5x reticle size, with roadmap to 14x reticle by 2029.
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Auf dem OCP APAC Summit am 11. August 2026 gab Jun He (何軍), Vice President of Advanced Packaging Technology and Services bei TSMC, den aktuellen Status von CoWoS, Ausbeutedaten, Lieferengpässe und einen mehrjährigen Fahrplan für die Reticle-Größe bekannt. Hier ist die Aufschlüsselung der wichtigsten Bereiche.
Ausbeute-Erfolg: 5,5x-Reticle-CoWoS bei 98–99%
TSMCs 5,5x-Reticle-CoWoS (das weltweit größte Chip-on-Wafer-on-Substrate-Paket in der Massenproduktion) hat Ausbeuten von über 98% bei mehreren KI-Kundenprodukten erzielt, wobei einige sogar 99% erreichen . Die 99%-Marke gilt für spezifische, optimierte Produkte; das Unternehmen bezeichnet die allgemeine Produktionsbasislinie als „stabil über 98%" . Dies ist ein bedeutender technischer Meilenstein – CoWoS befindet sich nun in der Massenproduktion (HVM) mit nahezu monolithischen Ausbeuten trotz seiner großen Multi-Die-, Multi-HBM-Stapel-Konfiguration.
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Wie lautet die kurze Antwort auf „TSMC CoWoS erreicht 99% Ausbeute – KI-Chip-Engpass verlagert sich zu HBM und ABF-Substraten“?
TSMCs 5,5x Reticle CoWoS erzielt in der Massenproduktion Ausbeuten von 98–99% und verlagert den primären KI Chip Engpass weg von den eigenen Verpackungslinien hin zu HBM Speicher und ABF Substraten.
Was sind die wichtigsten Punkte, die zuerst validiert werden müssen?
TSMCs 5,5x Reticle CoWoS erzielt in der Massenproduktion Ausbeuten von 98–99% und verlagert den primären KI Chip Engpass weg von den eigenen Verpackungslinien hin zu HBM Speicher und ABF Substraten. Auf dem OCP APAC Summit am 11. August 2026 enthüllte TSMC VP Jun He einen mehrjährigen Fahrplan, der bis 2028–2029 ein 14x Reticle CoWoS Paket (ca.
Was soll ich als nächstes in der Praxis tun?
Im Vergleich zu Intels EMIB T, das laut Branchenquellen immer noch um 90% Ausbeute kämpft, hält TSMC einen komfortablen Vorsprung von 8+ Prozentpunkten bei der Ausbeute, mit einer größeren Ziel Reticle Größe (14x vs.
TSMC CoWoS erreicht 99% Ausbeute – KI-Chip-Engpass verlagert sich zu HBM und ABF-Substraten
TSMCs 5,5x Reticle CoWoS erzielt in der Massenproduktion Ausbeuten von 98–99% und verlagert den primären KI Chip Engpass weg von den eigenen Verpackungslinien hin zu HBM Speicher und ABF Substraten. Auf dem OCP APAC Summit am 11.
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TSMCs 5,5x Reticle CoWoS erzielt in der Massenproduktion Ausbeuten von 98–99% und verlagert den primären KI Chip Engpass weg von den eigenen Verpackungslinien hin zu HBM Speicher und ABF Substraten.
Auf dem OCP APAC Summit am 11. August 2026 enthüllte TSMC VP Jun He einen mehrjährigen Fahrplan, der bis 2028–2029 ein 14x Reticle CoWoS Paket (ca.
Im Vergleich zu Intels EMIB T, das laut Branchenquellen immer noch um 90% Ausbeute kämpft, hält TSMC einen komfortablen Vorsprung von 8+ Prozentpunkten bei der Ausbeute, mit einer größeren Ziel Reticle Größe (14x vs.
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Ausbeute-Erfolg: 5,5x-Reticle-CoWoS bei 98–99%
TSMCs 5,5x-Reticle-CoWoS (das weltweit größte Chip-on-Wafer-on-Substrate-Paket in der Massenproduktion) hat Ausbeuten von über 98% bei mehreren KI-Kundenprodukten erzielt, wobei einige sogar 99% erreichen . Die 99%-Marke gilt für spezifische, optimierte Produkte; das Unternehmen bezeichnet die allgemeine Produktionsbasislinie als „stabil über 98%" . Dies ist ein bedeutender technischer Meilenstein – CoWoS befindet sich nun in der Massenproduktion (HVM) mit nahezu monolithischen Ausbeuten trotz seiner großen Multi-Die-, Multi-HBM-Stapel-Konfiguration.
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Wie lautet die kurze Antwort auf „TSMC CoWoS erreicht 99% Ausbeute – KI-Chip-Engpass verlagert sich zu HBM und ABF-Substraten“?
TSMCs 5,5x Reticle CoWoS erzielt in der Massenproduktion Ausbeuten von 98–99% und verlagert den primären KI Chip Engpass weg von den eigenen Verpackungslinien hin zu HBM Speicher und ABF Substraten.
Was sind die wichtigsten Punkte, die zuerst validiert werden müssen?
TSMCs 5,5x Reticle CoWoS erzielt in der Massenproduktion Ausbeuten von 98–99% und verlagert den primären KI Chip Engpass weg von den eigenen Verpackungslinien hin zu HBM Speicher und ABF Substraten. Auf dem OCP APAC Summit am 11. August 2026 enthüllte TSMC VP Jun He einen mehrjährigen Fahrplan, der bis 2028–2029 ein 14x Reticle CoWoS Paket (ca.
Was soll ich als nächstes in der Praxis tun?
Im Vergleich zu Intels EMIB T, das laut Branchenquellen immer noch um 90% Ausbeute kämpft, hält TSMC einen komfortablen Vorsprung von 8+ Prozentpunkten bei der Ausbeute, mit einer größeren Ziel Reticle Größe (14x vs.
Verbleibende Lieferengpässe: Speicher und ABF-Substrate
Jun He betonte ausdrücklich, dass sich der Engpass in der Lieferkette nach oben verlagert – weg von TSMCs eigener CoWoS-Kapazität:
HBM-Speicher: HBM ist funktional bis Ende 2026 bei allen drei großen DRAM-Anbietern (SK hynix, Samsung, Micron) ausverkauft . Hinzu kommt ein Ausbeuterisiko bei HBM4E 12-Stapel, mit Branchengerüchten, dass einige Kunden auf 8-Stapel-Konfigurationen ausweichen könnten, was die effektive Speicherkapazität pro Paket um etwa 33% reduziert .
ABF (Ajinomoto Build-up Film)-Substrate: ABF-Substrate bleiben der kritische Engpass für hochlagige Flip-Chip-Pakete. TSMCs CoWoS-Kapazität ist bis Ende 2026 und weit ins Jahr 2027 hinein vollständig ausgelastet, mit Vorlaufzeiten von 52–78 Wochen für KI-Verpackungsaufträge . Die unzureichende Versorgung mit ABF-Substraten ist eine wesentliche strukturelle Einschränkung, die begrenzt, wie viele Pakete TSMC unabhängig von der Verfügbarkeit der CoWoS-Linien ausliefern kann .
Skalierungspläne: Von 5,5x auf 14x Reticle bis 2028–2029
TSMC legte einen aggressiven Fahrplan für die Reticle-Größe vor, der ungefähr einer „eine Generation pro Jahr"-Taktung folgt:
Meilenstein
Reticle-Größe
Ungefähre Paketfläche
Zeitplan
Aktuelle HVM
5,5x
~4.720 mm²
Jetzt (2026)
Nächster Schritt
9,5x
~8.150 mm²
2027
Ziel
14x
~12.000 mm²
2028–2029
Das 14x-Reticle-CoWoS soll voraussichtlich etwa 10 große Compute-Dies und 20 HBM-Speicherstapel in einem einzigen Paket integrieren und das Paket im Wesentlichen in ein System-Level-Compute-Substrat verwandeln . Einige Quellen nennen 2028 für das 14x-Reticle, während andere (einschließlich Jun Hes Präsentation) 2029 für die kommerzielle Produktion angeben. Die Diskrepanz spiegelt wahrscheinlich einen Tape-Out 2028 / Hochlauf der Volumenproduktion 2029 wider .
Wichtigste technische Herausforderungen bei der Skalierung
Die Skalierung auf 14x Reticle (und darüber hinaus) bringt mehrere physikalische und prozesstechnische Hürden mit sich:
Verzug/mechanische Spannung: Eine größere Paketfläche erzeugt erhebliche Wölbungen und Spannungen über den Interposer, das Substrat und den Die-Stapel, was fortschrittliche Materialien und Prozesskontrolle erfordert .
Signalintegrität und Verbindungsdichte: Die Aufrechterhaltung von Hochbandbreiten- und Niedriglatenzverbindungen über eine 3× größere Fläche erfordert Fortschritte bei Micro-Bumps, Silizium-Durchkontaktierungen (TSVs) und Umverteilungsschichten .
Stromversorgung und Wärmemanagement: Ein 14x-Paket mit ~10 großen Compute-Dies und 20 HBM-Stapeln wird extrem hohe Leistung aufnehmen und neuartige Kühllösungen sowie Stromverteilungsnetzwerke erfordern .
Lithografie-Stitching: Pakete, die größer als ein einzelner Reticle-Schuss sind, erfordern präzises Multi-Shot-Stitching, eine wichtige fertigungstechnische Herausforderung für die Ausbeute im großen Maßstab .
Substratverfügbarkeit: Größere Pakete erfordern größere ABF-Substrate mit mehr Lagen – genau die Komponente, die bereits am knappsten ist .
TSMC ist der Ansicht, dass Wafer-Level-CoWoS (und nicht Panel-Level-Verpackung) für diese größten Verbindungen der beste Weg bleibt, da Panel-Level-Technologien noch nicht die Verbindungsdichte von CoWoS erreichen können .
Wettbewerbsposition vs. Intel
TSMCs Offenlegungen auf dem OCP APAC Summit stehen in direktem Kontrast zu Intels Verpackungsbemühungen:
Ausbeutelücke: Mehrere Branchenquellen berichten, dass Intels konkurrierende EMIB-T (Embedded Multi-Die Interconnect Bridge)-Technologie für fortgeschrittene Verpackungen immer noch um 90% Ausbeute kämpft, während TSMCs CoWoS in der Massenproduktion bereits über 98% liegt. Dies ist eine Ausbeutelücke von über 8 Prozentpunkten im großen Maßstab.
Reticle-Größen-Fahrplan: TSMC peilt 14x Reticle (~12.000 mm²) bis 2028–2029 an. Intel hat öffentlich ein 12x-Reticle-Paket für einen ähnlichen Zeitraum versprochen, was TSMC eine um etwa 15–20% größere Zielfläche verschafft .
Kapazität und Ökosystem: TSMC hat die CoWoS-Kapazität 2025 um 106% erweitert und die Investitionsausgaben (CapEx) für 2026 auf Rekordhöhe von 60–64 Milliarden US-Dollar erhöht, teilweise um die weitere Ausweitung der Verpackung zu finanzieren . Die CoWoS-Kapazität ist bis 2027 ausverkauft, was bedeutet, dass TSMCs Kunden (Nvidia, AMD, Broadcom usw.) an das TSMC-Verpackungsökosystem gebunden sind – ein struktureller Burggraben .
Intels Position: Intels Foundry-Verpackungsgeschäft (einschließlich EMIB-T) befindet sich noch in der Ausbeute-Hochlaufphase und hat noch keine vergleichbare Produktionsskala erreicht. Die Ausbeute- und Kapazitätslücke bedeutet, dass TSMC auf absehbare Zeit der dominierende Anbieter fortschrittlicher Verpackungen für High-End-KI-Beschleuniger bleibt.
Fazit
TSMCs 5,5x-Reticle-CoWoS hat 98–99% Ausbeute in der Massenproduktion erreicht und damit den KI-Chip-Engpass von TSMCs eigenen Verpackungslinien weg und hin zur HBM-Speicher- und ABF-Substrat-Versorgung verlagert. Das Unternehmen plant, bis 2028–2029 auf 14x Reticle (~12.000 mm²) zu skalieren, das ~10 Compute-Dies und 20 HBM-Stapel integrieren kann – steht aber vor erheblichen mechanischen, thermischen und substratbezogenen Herausforderungen. Im Vergleich zu Intels EMIB-T (geschätzt bei ~90% Ausbeute) hält TSMC einen befehlenden Vorsprung bei Ausbeute, Skalierung und Kapazität bei fortschrittlichen Verpackungen für KI.
Verbleibende Lieferengpässe: Speicher und ABF-Substrate
Jun He betonte ausdrücklich, dass sich der Engpass in der Lieferkette nach oben verlagert – weg von TSMCs eigener CoWoS-Kapazität:
HBM-Speicher: HBM ist funktional bis Ende 2026 bei allen drei großen DRAM-Anbietern (SK hynix, Samsung, Micron) ausverkauft . Hinzu kommt ein Ausbeuterisiko bei HBM4E 12-Stapel, mit Branchengerüchten, dass einige Kunden auf 8-Stapel-Konfigurationen ausweichen könnten, was die effektive Speicherkapazität pro Paket um etwa 33% reduziert .
ABF (Ajinomoto Build-up Film)-Substrate: ABF-Substrate bleiben der kritische Engpass für hochlagige Flip-Chip-Pakete. TSMCs CoWoS-Kapazität ist bis Ende 2026 und weit ins Jahr 2027 hinein vollständig ausgelastet, mit Vorlaufzeiten von 52–78 Wochen für KI-Verpackungsaufträge . Die unzureichende Versorgung mit ABF-Substraten ist eine wesentliche strukturelle Einschränkung, die begrenzt, wie viele Pakete TSMC unabhängig von der Verfügbarkeit der CoWoS-Linien ausliefern kann .
Skalierungspläne: Von 5,5x auf 14x Reticle bis 2028–2029
TSMC legte einen aggressiven Fahrplan für die Reticle-Größe vor, der ungefähr einer „eine Generation pro Jahr"-Taktung folgt:
Meilenstein
Reticle-Größe
Ungefähre Paketfläche
Zeitplan
Aktuelle HVM
5,5x
~4.720 mm²
Jetzt (2026)
Nächster Schritt
9,5x
~8.150 mm²
2027
Ziel
14x
~12.000 mm²
2028–2029
Das 14x-Reticle-CoWoS soll voraussichtlich etwa 10 große Compute-Dies und 20 HBM-Speicherstapel in einem einzigen Paket integrieren und das Paket im Wesentlichen in ein System-Level-Compute-Substrat verwandeln . Einige Quellen nennen 2028 für das 14x-Reticle, während andere (einschließlich Jun Hes Präsentation) 2029 für die kommerzielle Produktion angeben. Die Diskrepanz spiegelt wahrscheinlich einen Tape-Out 2028 / Hochlauf der Volumenproduktion 2029 wider .
Wichtigste technische Herausforderungen bei der Skalierung
Die Skalierung auf 14x Reticle (und darüber hinaus) bringt mehrere physikalische und prozesstechnische Hürden mit sich:
Verzug/mechanische Spannung: Eine größere Paketfläche erzeugt erhebliche Wölbungen und Spannungen über den Interposer, das Substrat und den Die-Stapel, was fortschrittliche Materialien und Prozesskontrolle erfordert .
Signalintegrität und Verbindungsdichte: Die Aufrechterhaltung von Hochbandbreiten- und Niedriglatenzverbindungen über eine 3× größere Fläche erfordert Fortschritte bei Micro-Bumps, Silizium-Durchkontaktierungen (TSVs) und Umverteilungsschichten .
Stromversorgung und Wärmemanagement: Ein 14x-Paket mit ~10 großen Compute-Dies und 20 HBM-Stapeln wird extrem hohe Leistung aufnehmen und neuartige Kühllösungen sowie Stromverteilungsnetzwerke erfordern .
Lithografie-Stitching: Pakete, die größer als ein einzelner Reticle-Schuss sind, erfordern präzises Multi-Shot-Stitching, eine wichtige fertigungstechnische Herausforderung für die Ausbeute im großen Maßstab .
Substratverfügbarkeit: Größere Pakete erfordern größere ABF-Substrate mit mehr Lagen – genau die Komponente, die bereits am knappsten ist .
TSMC ist der Ansicht, dass Wafer-Level-CoWoS (und nicht Panel-Level-Verpackung) für diese größten Verbindungen der beste Weg bleibt, da Panel-Level-Technologien noch nicht die Verbindungsdichte von CoWoS erreichen können .
Wettbewerbsposition vs. Intel
TSMCs Offenlegungen auf dem OCP APAC Summit stehen in direktem Kontrast zu Intels Verpackungsbemühungen:
Ausbeutelücke: Mehrere Branchenquellen berichten, dass Intels konkurrierende EMIB-T (Embedded Multi-Die Interconnect Bridge)-Technologie für fortgeschrittene Verpackungen immer noch um 90% Ausbeute kämpft, während TSMCs CoWoS in der Massenproduktion bereits über 98% liegt. Dies ist eine Ausbeutelücke von über 8 Prozentpunkten im großen Maßstab.
Reticle-Größen-Fahrplan: TSMC peilt 14x Reticle (~12.000 mm²) bis 2028–2029 an. Intel hat öffentlich ein 12x-Reticle-Paket für einen ähnlichen Zeitraum versprochen, was TSMC eine um etwa 15–20% größere Zielfläche verschafft .
Kapazität und Ökosystem: TSMC hat die CoWoS-Kapazität 2025 um 106% erweitert und die Investitionsausgaben (CapEx) für 2026 auf Rekordhöhe von 60–64 Milliarden US-Dollar erhöht, teilweise um die weitere Ausweitung der Verpackung zu finanzieren . Die CoWoS-Kapazität ist bis 2027 ausverkauft, was bedeutet, dass TSMCs Kunden (Nvidia, AMD, Broadcom usw.) an das TSMC-Verpackungsökosystem gebunden sind – ein struktureller Burggraben .
Intels Position: Intels Foundry-Verpackungsgeschäft (einschließlich EMIB-T) befindet sich noch in der Ausbeute-Hochlaufphase und hat noch keine vergleichbare Produktionsskala erreicht. Die Ausbeute- und Kapazitätslücke bedeutet, dass TSMC auf absehbare Zeit der dominierende Anbieter fortschrittlicher Verpackungen für High-End-KI-Beschleuniger bleibt.
Fazit
TSMCs 5,5x-Reticle-CoWoS hat 98–99% Ausbeute in der Massenproduktion erreicht und damit den KI-Chip-Engpass von TSMCs eigenen Verpackungslinien weg und hin zur HBM-Speicher- und ABF-Substrat-Versorgung verlagert. Das Unternehmen plant, bis 2028–2029 auf 14x Reticle (~12.000 mm²) zu skalieren, das ~10 Compute-Dies und 20 HBM-Stapel integrieren kann – steht aber vor erheblichen mechanischen, thermischen und substratbezogenen Herausforderungen. Im Vergleich zu Intels EMIB-T (geschätzt bei ~90% Ausbeute) hält TSMC einen befehlenden Vorsprung bei Ausbeute, Skalierung und Kapazität bei fortschrittlichen Verpackungen für KI.
