TSMC baut CoWoS aus – doch das Packaging entscheidet über KI-Chip-Liefermengen

Die Lieferfähigkeit von KI-Chips entscheidet sich immer weniger allein in der Waferfertigung. Ein Rechendie kann fertig sein – auslieferbar wird der Beschleuniger erst, wenn Logikchips, HBM-Speicher, Substrat und Gehäuse integriert sind. Genau dieser letzte, hochkomplexe Schritt entwickelt sich zum Engpass.

TSMC will seine CoWoS-Kapazität laut Berichten aus taiwanischen Medien bis Ende 2028 von erwarteten rund 130.000 Waferäquivalenten pro Monat im Jahr 2026 auf etwa 260.000 verdoppeln. Der Ausbau soll vor allem am Standort Arizona in den USA und in der taiwanischen Anlage AP7 erfolgen. Es handelt sich dabei um von Analysten zitierte Schätzungen, nicht um eine detaillierte, verbindliche Kapazitätszusage von TSMC. Zeitpunkt, Produktmix und tatsächlich erreichbarer Ausstoß bleiben daher offen. 78

Warum CoWoS zum Flaschenhals für KI-Beschleuniger geworden ist

CoWoS steht für Chip-on-Wafer-on-Substrate und bezeichnet eine 2,5D-Packaging-Familie. Sie bringt große Rechendies oder Chiplets zusammen mit High Bandwidth Memory (HBM) in einem einzigen Gehäuse unter. Dafür sind extrem dichte Verbindungen zwischen den Chips, sehr hohe Speicherbandbreite, stabile Stromversorgung und hohe Fertigungsausbeuten nötig – deutlich anspruchsvoller als bei klassischen Chipgehäusen.

Für moderne KI-Beschleuniger reicht es folglich nicht, das Rechendie auf einem führenden Fertigungsknoten herzustellen. Solange die HBM-Stacks, das Substrat und das Advanced Packaging nicht verfügbar und qualifiziert sind, kann das Produkt nicht ausgeliefert werden. Selbst bei ausreichender Waferkapazität begrenzt das Packaging damit unmittelbar die Zahl lieferbarer Beschleuniger.

Hinzu kommt die starke Konzentration der Nachfrage: NVIDIA, Google, AMD und Amazon beanspruchten 2025 zusammen mehr als 90 % der weltweiten CoWoS-Kapazität und des HBM-Angebots nach Wert, obwohl ihr Anteil an der Produktion fortschrittlicher Logikdies nur bei rund 12 % lag. 35 Nach Einschätzung von TrendForce wirkt sich die CoWoS-Knappheit inzwischen zudem auf Anlagen, Substrate, Packaging-Materialien und weitere Komponenten aus. 39

Das erklärt, warum Kapazitätsreservierungen so entscheidend sind. Wenn die größten Kunden Produktionsvolumen langfristig sichern, müssen kleinere KI-Chipentwickler und neue Programme für kundenspezifische Beschleuniger mit langen Beschaffungs- und Qualifizierungszeiten rechnen.

Großer Ausbau, aber unterschiedliche Prognosen

Die genannten 260.000 Waferäquivalente pro Monat für Ende 2028 wären ein ehrgeiziges Ziel. Andere veröffentlichte Prognosen liegen darunter: Mizuho erwartet 140.000 monatliche Einheiten 2026 sowie 190.000 bis 200.000 im Jahr 2027. Ein weiterer Bericht nennt rund 220.000 monatliche Einheiten Ende 2028. 64

Die Abweichungen sind mehr als ein Detail. Es handelt sich um Analysten- und Lieferkettenschätzungen, nicht um einheitlich definierte garantierte Produktionsmengen. Je nach Berechnung können CoWoS-Varianten, ausgelagerte Fertigung, Ausbeuten und die Umrechnung in Waferäquivalente anders berücksichtigt sein.

Die belastbare Aussage lautet daher: TSMC und sein Zuliefernetz bauen rasch aus – doch die Nachfrage nach KI-Packaging wächst ebenfalls sehr schnell.

TSMC errichtet zudem Kapazitäten für fortschrittliches Packaging in Arizona und fährt weitere taiwanische Standorte hoch. Kurzfristig bleibt das Advanced Packaging dennoch stark in Asien konzentriert. Die US-Anlagen sind Teil eines mehrjährigen Lokalisierungsprojekts, nicht das unmittelbare Ende Taiwan-zentrierter Lieferketten. 40

EMIB-T: Intels anderer Ansatz

Intel verfolgt mit seinem Embedded Multi-die Interconnect Bridge, kurz EMIB, eine andere Gehäusearchitektur. Statt alle Dies auf einem großflächigen Silizium-Interposer zu platzieren, werden kleine Siliziumbrücken direkt in das organische Package-Substrat eingebettet – nur dort, wo benachbarte Dies besonders dichte und schnelle Verbindungen benötigen. 1725

EMIB-T erweitert diesen Ansatz um Durchkontaktierungen durch das Silizium, sogenannte Through-Silicon Vias. Laut Intel können diese vertikalen Kanäle Strom direkt zu den Chips führen, statt ihn um die Brücke herumzuleiten. Das soll Energieeffizienz und Signalübertragung bei komplexen KI-Gehäusen verbessern. 25

Der grundlegende Unterschied lässt sich so zusammenfassen:

• CoWoS setzt auf eine großflächigere, interposerbasierte Integration für besonders große Gehäuse mit hoher Bandbreite.
• EMIB/EMIB-T nutzt lokal begrenzte Brücken. Dadurch wird weniger Interposer-Silizium benötigt; bei vergleichbarer Ausbeute besteht ein Kostenvorteilspotenzial. 17

Intel zufolge soll EMIB-T bis 2028 auf mehr als das Zwölffache der Retikelgröße skalieren. 17 Damit wird die Technologie für sehr große Chiplet-Systeme relevant – vor allem für kundenspezifische Beschleuniger, deren Entwickler die Architektur gezielt auf eine Brücken-Topologie auslegen können.

EMIB-T ist allerdings kein automatischer Eins-zu-eins-Ersatz für CoWoS. Die Wahl des Packaging-Verfahrens hängt unter anderem von Speicheranordnung, Die-Layout, Strombudget, thermischem Design, Verbindungsanforderungen, Software-Zeitplan und Lieferantenqualifizierung ab. Wer einen Chip bereits für eine Plattform entworfen hat, kann in einem späten Produktstadium nicht zwingend wechseln.

Folgen für die KI-Chip-Lieferkette

Packaging wird zur strategischen Produktionsressource

KI-Chipunternehmen müssen künftig nicht nur Zugänge zu modernsten Fertigungsknoten sichern. Sie benötigen abgestimmte Kapazitäten für HBM, hochwertige Substrate, Tests, Montage und Advanced Packaging. Die CoWoS-Knappheit kann Produktionsvolumen und Marktstart genauso beeinflussen wie der Zugang zu fortschrittlichen Logik-Wafern. 3539

Das begünstigt frühe gemeinsame Entwicklungsarbeit und langfristige Reservierungen. Der Packaging-Anbieter ist nicht mehr bloß die letzte Station der Fertigung, sondern ein zentraler Partner für Chiparchitektur und Lieferplanung.

Mehr Standorte, doch Taiwan bleibt zentral

Neue TSMC-Kapazitäten in Arizona und Intels US-Standorte für Advanced Packaging schaffen zusätzliche geografische Optionen. Intel positioniert EMIB als Bestandteil einer US-Packaging-Plattform; TSMC baut seine ersten US-Anlagen für fortschrittliches Packaging in Arizona. 2540

Das kann die Konzentration etwas reduzieren, beseitigt sie aber nicht. Taiwan bleibt für Advanced Packaging im großen Maßstab entscheidend. Eine qualifizierte Alternative erfordert weit mehr als Fabrikfläche: Prozessreife, Ausbeuten, Materialversorgung, HBM-Integration, Tests und die Validierung durch Kunden müssen zusammenkommen.

Intel, OSATs und Speicherhersteller gewinnen an Bedeutung

Die CoWoS-Engpässe eröffnen Intel Foundry die Chance, Packaging-Dienstleistungen unabhängig davon anzubieten, bei welchem Hersteller ein Kunde seine Logikdies fertigen lässt. EMIB-T ist dabei keine bloße Kopie von CoWoS, sondern eine technisch anders aufgebaute Option. 1725

Gleichzeitig werden externe Montage- und Testdienstleister, die in der Branche oft als OSATs bezeichnet werden, ebenso strategisch wichtiger wie Substratlieferanten und HBM-Hersteller. Der Engpass betrifft eine Kette voneinander abhängiger Komponenten – nicht nur eine einzelne Packaging-Linie. 39

Bis Ende des Jahrzehnts: ein stärker segmentierter Markt

Das wahrscheinlichste Szenario ist weder ein Verschwinden von CoWoS noch ein Sieg von EMIB-T in jedem Projekt. Eher entsteht ein stärker segmentierter Markt für Advanced Packaging:

• CoWoS bleibt wichtig für die größten, besonders bandbreitenintensiven Beschleunigergehäuse.
• EMIB-T kann bei Designs punkten, die von lokalen Brücken, alternativer Stromzuführung und einem geringeren Bedarf an Interposer-Silizium profitieren.
• 3D-Integration und Panel-Level-Packaging dürften mehr Aufmerksamkeit erhalten, wenn Gehäuseabmessungen, Zahl der HBM-Stacks, Leistungsaufnahme und Kosten weiter steigen.

TSMC soll ein Hochfahren des Panel-Level-Packagings CoPoS um 2028 bis 2029 verfolgen; spätere Berichte nennen dagegen einen möglicherweise deutlich späteren Zeitplan. 912 Diese Unsicherheit zeigt das Grundproblem: Die Packaging-Roadmaps entwickeln sich schnell, doch die Kommerzialisierung hängt genauso von der Produktionsreife wie von den technischen Zielen ab.

Für Käufer von KI-Chips ist die Konsequenz klar: Spitzenrechenleistung wird nicht mehr allein auf Wafer-Ebene beschafft. Wer Advanced Packaging frühzeitig reservieren, qualifizieren und hochskalieren kann, baut einen entscheidenden Wettbewerbsvorteil auf.