Samsung und Cadence vertiefen 2-nm- und 3D-IC-Kooperation für KI-Chips

Für den hochmodernen SF2P-Knoten ist das IP-Angebot besonders umfangreich und umfasst:

• Hochgeschwindigkeits-SerDes-Schnittstellen
• PCIe und UCIe (Universal Chiplet Interconnect Express) für Chiplet-basierte Architekturen
• Wichtige Speicherschnittstellen wie LPDDR6/5x, GDDR7 und DDR5

Der separat aufgeführte SF4X-Knoten wird unter anderem mit LPDDR6/5x-14.4G, GDDR7-36G, DDR5-9600 sowie PCIe 6.0/5.0 und CXL 3.2 ausgestattet – ein Beleg für die gesamte Bandbreite der Zusammenarbeit .

Nvidia mittendrin: NVLink-C2C und CUDA-X

Ein entscheidendes Detail der SAFE-2026-Ankündigung ist die explizite Einbindung von Nvidia-Technologie in den gemeinsamen Design Flow. Die Kooperation integriert NVIDIA NVLink-C2C – eine Interconnect-Lösung mit hoher Bandbreite und niedriger Latenz für die Chip-zu-Chip-Kommunikation – direkt in Cadences EDA- und System-Design-Werkzeuge für Samsungs SF2P-Prozess. Ergänzt wird dies durch CUDA-X-Bibliotheken, die GPU-Beschleunigung für den gesamten Designprozess bieten und auf agentenbasierte KI sowie KI-Architekturen der nächsten Generation optimiert sind .

Die Einbindung von Nvidia ist strategisch klug. Nvidia selbst nutzt die kombinierte Cadence-Samsung-Plattform, um eigene zukünftige KI-Architekturen und Hochbandbreiten-Verbindungen zu optimieren. Es entsteht ein positiver Kreislauf, in dem das Design-Ökosystem durch einen der anspruchsvollsten KI-Hardware-Entwickler der Welt gehärtet wird. Kunden profitieren so von einer Plattform, die bereits auf den aggressivsten Silizium-Roadmaps erprobt wird .

KI in die dritte Dimension bringen: 3D-IC und 3D Cube-H

Da die Skalierung von Chips in der Fläche immer schwieriger wird, gewinnt der Schritt in die dritte Dimension an Bedeutung. Cadence liefert dafür einen vollständig zertifizierten Referenzfluss für Samsungs 3D-Cube-H-Technologie. Dies ist kein theoretisches Konzept, sondern eine produktionsreife Lösung, welche die härtesten physikalischen Design-Herausforderungen adressiert :

• Hybrid Copper Bonding (HCB) für extrem dichte vertikale Verbindungen
• Automatisiertes Silizium-Interposer-Routing für komplexe Multi-Chiplet-Integration
• Eine integrierte Werkzeugkette mit der Integrity 3D-IC Platform, Innovus, Voltus und Pegasus – zuständig für alles von der Grundrissplanung und Implementierung bis zur finalen physikalischen Verifikation und Signoff-Prüfung

Der zertifizierte Fluss adressiert gezielt praktische Hindernisse des 3D-IC-Designs, darunter Leistungsintegrität, thermische Analyse, Verzugsanalyse und Glitch-Power-Optimierung. Dies sind genau jene Aspekte, die bei hochmodernen Multi-Die-Packages einen fristgerechten Tape-Out – also die Fertigstellung des Chipdesigns – gefährden können .

Ambarella: Erster 2-nm-Kunde für Edge AI

Dass die Partnerschaft keine graue Theorie bleibt, zeigt ein bereits namentlich bekannter Testkunde: Ambarella, ein führender Anbieter von Edge-AI-Visionsprozessoren, ist der öffentlich bestätigte Early Adopter dieses Ökosystems. Das Unternehmen entwickelt eine nächste 2-nm-Edge-AI-Plattform für Robotik, Drohnen, autonome Maschinen und hochentwickelte Sensorikanwendungen .

Ambarella implementiert dabei Cadences PCIe-5.0-IP auf dem SF2P-Knoten und hat öffentlich erklärt, dass die Zusammenarbeit essenziell sei, um die enormen Design-, Verifikations- und Fertigungskomplexitäten dieser fortschrittlichen Technologie zu bewältigen. Dass 2 nm nicht nur für riesige Rechenzentrums-GPUs, sondern auch für Edge-AI-Anwendungen gewählt wird, ist ein starkes Signal: Die SF2P-Plattform soll für ein breites Spektrum an Leistungs- und Energieprofilen positioniert werden .

Der größere Kontext: Ringen um die KI-Infrastruktur-Dominanz

Die Ankündigung des SAFE Forums 2026 unter dem Motto "The Nexus for Silicon Intelligence" ist eine direkte Antwort auf die explosionsartige Nachfrage nach KI-Infrastruktur und Physical AI – über Rechenzentren, Edge-Geräte und intelligente Systeme hinweg . Sowohl Cadence als auch Samsung sehen in der Kooperation einen Weg, Kunden schnellere Markteinführungen von KI- und Hochleistungsrechnern (HPC) zu ermöglichen, indem sie eine produktionserprobte Plattform bereitstellen .

Durch die enge Verzahnung von IP, EDA-Tools, Nvidias Interconnect-Technologie und fortschrittlichem Packaging in einem einzigen zertifizierten Ablauf eliminieren Cadence und Samsung die fragmentierten Risiken, die eine frühe Nutzung neuer Produktionsknoten oft erschweren. Die Partnerschaft positioniert Samsung Foundry damit als ernstzunehmende Alternative im 2-nm-Rennen und bietet ein schlüsselfertiges Ökosystem, das direkt auf die nächste Generation von KI-Silizium-Designs abzielt.