Samsungs vertikaler Sprung: Der erste funktionsfähige 3D-gestapelte Transistor mit einem Rekord-Gate-Pitch von 42 nm

Samsungs Innovation umgeht dieses Problem vollständig. Anstatt NMOS- und PMOS-Transistoren nebeneinander zu platzieren, stapelt die neue 3DSFET-Architektur sie vertikal übereinander. Die Isolationsschicht zwischen den beiden Transistortypen wird dadurch zu einer vertikalen Struktur, die keine zusätzliche Oberfläche auf dem Chip verbraucht. Theoretisch kann dieser Ansatz die Transistordichte auf derselben Grundfläche verdoppeln, ohne gegen die Grenzen der horizontalen Isolation zu stoßen .

Die Kerninnovationen: Dreifach gestapelte Nanosheets und ein 42-nm-Rekord

Die praktische Umsetzung dieser vertikalen Vision ist eine Meisterleistung der Materialwissenschaft und Präzisionsfertigung. Samsungs Team hat dabei nicht einfach zwei Transistoren übereinandergestapelt. Ihr 3DSFET verwendet dreifach gestapelte Nanosheet-Kanäle sowohl für den oberen (P-Typ) als auch den unteren (N-Typ) Transistor, also insgesamt sechs Nanosheets auf einem einzigen Wafer. Dies stellt die größte Anzahl gestapelter Nanosheets dar, die jemals in einem 3D-gestapelten FET oder komplementären FET (CFET) demonstriert wurde . Die Nanosheet-Architektur bietet bereits eine überlegene elektrostatische Kontrolle über den Stromfluss, und die Kombination mit der vertikalen Stapelung schafft eine starke Synergie für Leistung und Energieeffizienz.

Um dies zu erreichen, mussten die Ingenieure das kritische Problem der elektrischen Isolation lösen. Die vertikal benachbarten Transistoren benötigen eine perfekte Isolationsbarriere, um unabhängig voneinander zu funktionieren. Das Team führte eine hochwertige dielektrische Zwischenschicht zwischen dem oberen und unteren Bauelement ein. Dieser vertikale Isolator ist der Schlüssel, der die dichte Integration ermöglicht und das Übersprechen eliminiert, das das Design sonst funktionsunfähig machen würde .

Das Ergebnis ist ein voll funktionsfähiges Bauelement mit einem Gate-Pitch von 42 nm, dem kleinsten öffentlich dokumentierten Wert. Wookhyun Kwon, Experte von Samsungs Logic TD Team, stellte klar, dass zwar frühere Forschungen über kleinere Abmessungen berichtet haben, der 42-nm-Wert jedoch der kleinste ist, der jemals in einer tatsächlich gefertigten Transistorstruktur erreicht wurde .

Auszeichnung als Best Paper

Die Bedeutung dieser Arbeit wurde von der akademischen und industriellen Gemeinschaft auf dem VLSI Symposium sofort anerkannt, einer der drei weltweit wichtigsten Halbleiterkonferenzen. Das Paper mit dem Titel "First Demonstration of 3D Stacked FETs at Gate Pitch of 42 nm Featuring Triple Stacked Nanosheet Channels for Advanced Logic Applications", verfasst von Donghoon Hwang und Kollegen, erzielte eine Bewertung von 8,29 von 10 möglichen Punkten, die höchste aller Einreichungen . Diese außergewöhnliche Bewertung brachte ihm sowohl den Best Paper Award als auch die Ernennung zum Technology Highlight des Symposiums ein .

Der Weg zu KI- und HPC-Chips der nächsten Generation

Samsung sieht die 3DSFET-Architektur als eine grundlegende Technologie für die Zukunft der Hochleistungs-Logikhalbleiter, die speziell auf die extremen Anforderungen von KI und Hochleistungsrechnern (HPC) der nächsten Generation abzielt, wo die Transistordichte ein kritischer Leistungshebel ist .

Es ist jedoch wichtig, dies als monumentale Machbarkeitsstudie und nicht als Produktankündigung zu betrachten. Die Arbeit befindet sich derzeit im Demonstrationsstadium. Samsungs Logic TD Team hat erklärt, die Forschung mit dem Ziel einer späteren Kommerzialisierung fortsetzen zu wollen, aber es wurde kein Zeitplan für die Massenproduktion genannt. Es bedarf noch erheblicher Entwicklungsarbeit, um diese Demonstration eines Einzelbauelements in einen hochprofitablen, massenfertigungstauglichen Prozess zu überführen . Trotz des langen Weges hat Samsung eine konkrete und validierte Antwort auf die Frage geliefert, was nach der Nanosheet-Ära kommt: der Weg in die Höhe.