Samsungs Drei-Phasen-Roadmap für HBM führt direkt zum 3D-Speicher

Samsungs HBM-Strategie entwickelt sich in drei Stufen: Zunächst sollen Speichersteuerung und Schnittstellenfunktionen in den logischen Basischip des HBM wandern. Danach kommen Überwachung, Speichererweiterung und Rechenelemente hinzu. Am Ende steht zHBM – eine echte 3D-Architektur, bei der der KI-Prozessor direkt unter dem DRAM-Stack sitzt. Die großen Leistungswerte, die Samsung dafür nennt, sind allerdings Ziele für eine künftige Architektur und keine nachgewiesenen Produktionsbenchmarks. 1713

Die Roadmap im Überblick

Phase	Zentrale Änderung	Erwarteter Nutzen
Phase 1: Custom HBM (cHBM)	Speichercontroller und eine kompaktere Die-to-Die-Schnittstelle wandern in den logischen Basischip des HBM	Mehr Fläche im Beschleuniger und weniger Energieaufwand für die Kommunikation
Phase 2: Advanced HBM (aHBM)	Telemetrie, Speichererweiterung und ausgewählte Rechenelemente kommen hinzu	Besseres Speichermanagement, mehr Kapazität und Verarbeitung näher an den Daten
Phase 3: zHBM	Der DRAM-/HBM-Stack wird direkt über dem KI-Prozessor platziert	Kürzere Wege, dichtere vertikale Verbindungen und potenziell höhere Effizienz

Entscheidend ist dabei die wachsende Rolle des Basischips. Er dient nicht mehr nur als Verbindungs- und Steuerebene, sondern wird zu einem immer leistungsfähigeren Logik-Subsystem – und schließlich zu einem Bestandteil einer vertikal integrierten Rechen- und Speicherstruktur. 182027

Phase 1: cHBM schafft Platz im KI-Beschleuniger

Samsungs HBM4 bildet den Ausgangspunkt der Roadmap. Der Speicher kombiniert 1c-DRAM mit einem 4-nm-Logik-Basischip. Samsung zufolge erreicht HBM4 bis zu 13 Gbit/s und bis zu 3.300 GB/s Bandbreite pro Stack. Diese Angaben beziehen sich auf das HBM4-Produkt und sind nicht automatisch Spezifikationen des späteren zHBM-Konzepts. 3537

In der ersten Roadmap-Phase soll die herkömmliche, größere HBM-PHY auf dem KI-Beschleuniger durch eine kompaktere Die-to-Die-Schnittstelle ersetzt werden. Gleichzeitig wandern Funktionen des Speichercontrollers vom Beschleuniger in den HBM-Basischip. 1720

Daraus ergeben sich zwei mögliche Vorteile:

• Mehr Fläche für den Beschleuniger: Silizium, das bisher für Speichersteuerung und Schnittstellen benötigt wurde, könnte für Recheneinheiten, Cache oder anwendungsspezifische Logik genutzt werden.
• Ein kürzerer elektrischer Signalweg: Wenn zentrale Funktionen in den Basischip verlagert werden, kann sich die Entfernung zwischen Beschleuniger und HBM verkürzen. Das könnte den Kommunikationsaufwand und die Energie pro übertragenem Bit senken. 13

Einige Berichte nennen eine mögliche Rückgewinnung von 5 bis 10 Prozent der Beschleunigerfläche sowie einen Leistungszuwachs von 10 bis 20 Prozent. Diese Werte stammen jedoch aus berichteten Roadmap-Materialien und sind kein allgemeingültiges Ergebnis für jeden KI-Prozessor. 1729

Phase 2: aHBM macht den Basischip zum aktiven Subsystem

In der zweiten Phase wird die frei gewordene Fläche im Basischip für zusätzliche Funktionen genutzt. Samsungs aHBM-Konzept sieht Sensoren und Echtzeit-Telemetrie vor, etwa für Temperatur und Spannung. Hinzu kommen Funktionen für Zuverlässigkeit und Selbsttests. So könnte das System genauer auf die jeweiligen Betriebsbedingungen reagieren und den Zustand des Speicherstapels besser überwachen. 182728

Der Basischip könnte außerdem als Schnittstelle für eine Speichererweiterung dienen. Denkbar wäre die Anbindung zusätzlichen HBM-Speichers oder anderer Speicherarten wie LPDDR. Für Systementwickler entstünde damit eine weitere Möglichkeit, die nutzbare Speicherkapazität zu erhöhen, ohne ausschließlich auf den lokalen HBM-Stack angewiesen zu sein. 182829

Samsung schlägt zudem vor, Rechenelemente in den Basischip zu integrieren. Diese würden keine allgemeine GPU oder einen vollständigen KI-Beschleuniger ersetzen. Ihre Aufgabe wäre vielmehr, ausgewählte, speicherintensive Operationen nahe an den Daten auszuführen. Dadurch könnte ein Teil des Datenverkehrs innerhalb des Pakets entfallen und die Auslastung des Speichers steigen. 61927

Diese Phase ist der Übergang: HBM befindet sich weiterhin neben dem Prozessor in einem 2,5D-Package, doch der Basischip verhält sich zunehmend wie ein intelligentes I/O- und Verarbeitungssubsystem.

Phase 3: zHBM bringt den Speicher direkt über die Rechenlogik

zHBM ist der radikalste Schritt. In einem herkömmlichen HBM-Package liegen Prozessor und HBM-Stacks nebeneinander auf einem Interposer. Samsungs zHBM-Konzept platziert den Prozessor dagegen direkt unter dem DRAM-Stack und schafft damit eine echte 3D-Struktur aus Rechenlogik und Speicher. 3732

Die vertikale Anordnung soll den Weg der Daten verkürzen und eine große, an den Rändern angeordnete Schnittstelle durch dichtere, verteilte vertikale Verbindungen ersetzen. Theoretisch könnte das zu folgenden Vorteilen führen:

• höherer Bandbreite durch eine deutlich breitere Verbindung,
• geringerem I/O-Energieverbrauch, weil die Signale kürzere Wege zurücklegen,
• effizienterer Datenversorgung für das Training und die Inferenz von KI-Modellen,
• einer kompakteren Grundfläche, weil die HBM-Stacks nicht mehr seitlich um den Prozessor angeordnet werden müssen. 13732

zHBM wäre deshalb nicht einfach nur „schnellerer HBM“. Das Konzept verändert die physische Beziehung zwischen Speicher und Rechenwerk. Der tatsächliche Nutzen hängt nicht allein von der DRAM-Geschwindigkeit ab, sondern auch von Package-Topologie, Schnittstellendesign, Stromversorgung, Kühlung und der Frage, wie stark eine Anwendung unter Datenbewegungen leidet.

Wie die Ziele im Vergleich zu HBM5 einzuordnen sind

Samsung verwendet unterschiedliche Vergleichswerte und Messgrößen. Die Angaben sollten daher als einzelne Zielsetzungen gelesen werden – nicht als ein direkt vergleichbarer Benchmark:

• HBM5 gegenüber HBM4E: Samsung zielt auf die doppelte Leistung, 20 Prozent mehr Leistung pro Watt und 20 Prozent weniger Wärmewiderstand. Berichte verorten die Massenproduktion ungefähr im Jahr 2028. HBM5 ist jedoch weiterhin eine Roadmap-Generation und kein breit etablierter Produktionsstandard. 4101214
• zHBM gegenüber HBM4E: In einem Vergleich im Umfeld der Hot-Chips-Konferenz wurden rund 70 Prozent weniger DRAM-Leistung und mehr als die 2,3-fache DRAM-Bandbreite genannt. 111
• Langfristige zHBM-Ziele: Samsung hat außerdem Ziele von bis zu achtfacher Leistung, dreifacher Leistung pro Watt und einer Verringerung des Wärmewiderstands um 75 bis 90 Prozent gegenüber HBM4E präsentiert. 21314

Der scheinbare Widerspruch zwischen „2,3-facher Bandbreite“ und „achtfacher Leistung“ ist nicht zwingend ein Widerspruch. Bandbreite, DRAM-Leistungsaufnahme, Anwendungsleistung und Leistung pro Watt messen unterschiedliche Dinge und können auf verschiedenen Konfigurationen beruhen. Das vorliegende Material enthält nicht genug Angaben zur Methodik, um alle Werte unabhängig miteinander abzugleichen. Sie sollten daher als Architekturziele und nicht als einheitliches Benchmark-Ergebnis verstanden werden. 11014

zHBM als Teil von Samsungs CUBE-Strategie

Samsung beschreibt CUBE als Strategie mit vier Schwerpunkten: Capacity, Utilization, Bandwidth und Efficiency – also Kapazität, Nutzung, Bandbreite und Effizienz. Die Grundidee: Für KI-Systeme reicht es nicht mehr, lediglich die Speicherinterfaces schneller zu machen. Speicher muss auch räumlich und funktional intelligenter angeordnet werden. 257

Die drei HBM-Phasen zahlen auf diese vier Ziele ein:

• Kapazität: Über den Basischip könnten zusätzliche Speicherebenen angebunden werden. Die vertikale Stapelung erhöht zudem die Dichte, ohne die Grundfläche des Packages im gleichen Maß zu vergrößern. 418
• Nutzung: Telemetrie, Steuerlogik und ausgewählte Rechenoperationen nahe am Speicher könnten vorhandene Kapazität und Bandbreite für bestimmte Aufgaben besser nutzbar machen. 1827
• Bandbreite: Direkte vertikale Verbindungen verkürzen die physische Distanz zwischen Rechenwerk und Speicher und schaffen Raum für dichtere I/O-Strukturen. 37
• Effizienz: Weniger Datenbewegung und geringerer Schnittstellenaufwand könnten den Energieverbrauch senken. Eine bessere Überwachung der thermischen Bedingungen könnte außerdem helfen, näher an den Leistungsgrenzen zu arbeiten. 1511

Damit ist zHBM der deutlichste Ausdruck von Samsungs Ansatz des Speichers auf der Z-Achse: Die Kapazität und Dichte sollen durch den Aufbau nach oben steigen, während die Kommunikationswege kürzer werden – anstatt ein 2,5D-Package immer weiter in die Breite zu ziehen. 713

Die wichtigsten technischen Hürden

Wärmeabfuhr

Ein Hochleistungsprozessor unter einem DRAM-Stack erschwert die Kühlung. Der Rechenkern liegt weiter vom Kühlkörper entfernt, während DRAM innerhalb eines vergleichsweise engen Temperaturbereichs betrieben werden muss. Eine von Samsung angekündigte Verringerung des Wärmewiderstands ist deshalb ein Entwicklungsziel und kein automatischer Vorteil jeder 3D-Stapelung. In der Produktion muss sich erst zeigen, ob Leistung, Speichersicherheit und Kühlbedarf miteinander vereinbar sind. 1419

Bonden, Ausrichtung und Ausbeute

Eine direkte 3D-Struktur erfordert extrem präzises Bonden und Ausrichten großer Kontaktflächen. Dünnere Wafer, TSV-Integration, Verzugskontrolle, Defektmanagement und eine hohe Bonding-Ausbeute gewinnen an Bedeutung, wenn Prozessor und Speicher physisch miteinander verbunden werden.

Ein Defekt auf einer der beiden Seiten kann den Wert des gesamten Packages beeinträchtigen. Dadurch werden Tests mit geprüften Einzelchips, Reparaturmechanismen sowie Testzugänge vor und nach dem Bonden besonders wichtig. Samsungs geplante Zuverlässigkeits- und Selbsttestfunktionen im Basischip zeigen, wie eng Packaging und Test mit der Architektur verbunden sind. 2728

Stromversorgung und Signalintegrität

Auch eine extrem breite vertikale Schnittstelle benötigt eine stabile Stromversorgung, präzises Timing, Clocking und eine gute Kontrolle von Störungen. Eine höhere theoretische Bandbreite führt nicht automatisch zu mehr Anwendungsleistung, wenn Stromversorgung, Wärmestau oder Signalqualität den Dauerbetrieb begrenzen.

Bauhöhe und mechanische Grenzen

Mehr vertikale Schichten können das Package dicker machen und mechanische Belastungen sowie die Komplexität des Kühlpfads erhöhen. Die endgültige Konstruktion muss Kapazität und Bandbreite gegen Bauhöhe, Verzug, Fertigbarkeit sowie die Grenzen von Substrat und Leiterplatte abwägen.

Gemeinsame Entwicklung von Prozessor und Speicher

Standard-HBM lässt sich vergleichsweise modular als Speicherkomponente integrieren. aHBM und insbesondere zHBM verlangen dagegen eine deutlich engere Abstimmung von Beschleuniger, Basischip-Logik, Package, Firmware, Laufzeitumgebung und Software-Stack. Schnittstellen, Zuständigkeiten bei der Steuerung, Kohärenz, Fehlerbehandlung und speichernahe Operationen müssen gemeinsam entworfen werden. Das kann die Spezialisierung verbessern, macht das System aber möglicherweise weniger austauschbar als herkömmliche HBM-Lösungen.

Zeitplan und Ökosystem

zHBM bleibt ein Zukunftskonzept. Berichte erwarten eine Kommerzialisierung erst nach 2029. Zeitplan und Leistungsversprechen hängen von der Reife der Packaging-Technik, der Akzeptanz bei Kunden, Standards, Fertigungsausbeute und Kosten ab. 8914

Das Fazit

Samsungs Roadmap lässt sich als schrittweise Verlagerung von Intelligenz in Richtung Speicher verstehen:

1. cHBM lagert vor allem Schnittstellen- und Steuerungsaufgaben aus und schafft damit Fläche im KI-Beschleuniger.
2. aHBM macht den Basischip zu einem überwachten, erweiterbaren und teilweise programmierbaren Speichersubsystem.
3. zHBM verschmilzt Rechenwerk und Speicher physisch, indem der Prozessor direkt unter dem DRAM-Stack platziert wird.

Das Potenzial ist beträchtlich: weniger I/O-Energie, mehr nutzbare Beschleunigerfläche, höhere Bandbreite und eine bessere Leistung pro Watt. Gleichzeitig verlagert die letzte Phase die schwierigsten Aufgaben von der reinen Speicherinterface-Entwicklung hin zu Thermik, Bonding, Fertigungsausbeute, Tests und System-Co-Design. Vorerst ist zHBM daher eine ambitionierte Richtung mit klaren Zielwerten – aber noch kein Beleg dafür, dass ein produzierbares 3D-KI-Package diese Versprechen tatsächlich einlösen kann.