Tau Scaling Law und LogicFolding: Huaweis neuer Ansatz für schnellere Chips

Tau‑Scaling: Fortschritt über Zeit statt Geometrie

Traditionell basiert Halbleiterskalierung auf sogenanntem geometrischem Scaling. Dabei werden Transistoren physisch kleiner, wodurch mehr davon auf einen Chip passen.

Huawei schlägt vor, den Fokus auf eine andere Größe zu legen: Zeit (τ). Das Unternehmen bezeichnet diesen Ansatz als Time Scaling.

Dabei geht es vor allem darum,

• die Zeit zu verkürzen, die Signale benötigen, um durch Schaltkreise zu laufen
• interne Datenwege effizienter zu gestalten
• Verzögerungen bei der Kommunikation zwischen Komponenten zu minimieren

Wenn Signale schneller durch den Chip gelangen, kann die gesamte Rechenleistung steigen – selbst wenn die tatsächliche Fertigungstechnologie nicht auf dem neuesten Miniaturisierungsniveau liegt.

LogicFolding: Die Architektur hinter dem Konzept

Parallel zum neuen Skalierungsprinzip stellte Huawei eine passende Chiparchitektur vor: LogicFolding.

Die Idee dahinter ist relativ einfach: Logikblöcke innerhalb eines Prozessors werden so angeordnet, dass Leiterbahnen kürzer werden. Kürzere Verbindungen bedeuten weniger elektrischen Widerstand und geringere Kapazitätslasten – zwei Faktoren, die Signale sonst verlangsamen.

Das Ergebnis sollen:

• geringere Signalverzögerungen
• höhere Energieeffizienz
• insgesamt schnellere Chips

sein.

Huawei sagt, dass kommende Kirin‑Prozessoren, die 2026 erscheinen sollen, die ersten Chips mit dieser LogicFolding‑Architektur sein werden.

Bereits hunderte Chips nach dem Prinzip entwickelt

Obwohl Tau Scaling erst 2026 öffentlich vorgestellt wurde, gibt Huawei an, das Konzept intern schon länger zu nutzen.

Nach Unternehmensangaben wurden in den vergangenen sechs Jahren 381 Chips auf Basis des Tau‑Scaling‑Prinzips entwickelt und in Massenproduktion gebracht. Diese Chips kommen laut Berichten unter anderem in Smartphones sowie in Systemen für KI‑Computing zum Einsatz.

Detaillierte technische Informationen zu diesen Designs hat Huawei bisher allerdings nur begrenzt veröffentlicht.

Ziel: 1,4‑nm‑äquivalente Transistordichte

Der vielleicht auffälligste Punkt in Huaweis Roadmap ist das langfristige Ziel: Das Unternehmen erwartet, bis etwa 2031 Chips mit einer Transistordichte zu entwerfen, die einem 1,4‑Nanometer‑Fertigungsprozess entspricht.

Dabei handelt es sich nicht um einen tatsächlichen 1,4‑nm‑Produktionsprozess. Stattdessen argumentiert Huawei, dass Architektur‑ und Layout‑Optimierungen eine ähnliche effektive Dichte oder Leistung erreichen könnten.

Zum Vergleich:

• TSMC plant laut Roadmap die Serienproduktion von 1,4‑nm‑Chips (A14) etwa ab 2028.
• Samsung hat eine Einführung seiner 1,4‑nm‑Technologie für etwa 2027 angekündigt.

Huawei würde damit weiterhin hinter den führenden Auftragsfertigern liegen, versucht jedoch, den Abstand durch Design‑Innovation zu verringern.

Bedeutung für Chinas Halbleiterstrategie

Die Ankündigung kommt zu einer Zeit, in der Chinas Halbleiterindustrie mit Exportbeschränkungen konfrontiert ist, die den Zugang zu den modernsten Lithografie‑ und Fertigungstechnologien erschweren.

Der Ansatz von Huawei spiegelt daher eine breitere Strategie wider: Fortschritte nicht nur über die Fertigungstechnologie zu erzielen, sondern auch über

• Chiparchitektur
• Designmethoden
• Systemoptimierung.

Sollte dieser Ansatz funktionieren, könnte er helfen,

• leistungsfähigere Chips auch ohne modernste Fertigungsprozesse zu entwickeln
• die Abhängigkeit von ausländischen Technologien zu reduzieren
• den Aufbau eines eigenständigeren Halbleiter‑Ökosystems in China zu unterstützen.

Noch viele offene Fragen

Trotz der ambitionierten Ankündigungen bleiben viele Details unklar. Huawei hat bisher nur begrenzt technische Informationen veröffentlicht, die zeigen, wie genau Tau Scaling und LogicFolding ihre versprochenen Effizienzgewinne erreichen.

Im Moment lässt sich das Konzept daher am besten als strategische Design‑Richtung verstehen – nicht als vollständig bewiesenen Ersatz für die klassische Miniaturisierung von Transistoren.

Klar ist jedoch: Wenn das physische Schrumpfen von Transistoren langsamer voranschreitet, könnten Architektur‑ und Timing‑Optimierungen zur nächsten großen Innovationsquelle der Chipindustrie werden.