TSMCs Chip‑Roadmap bis 2029: A13, A12, N2U und gigantische KI‑Packaging‑Plattformen

TSMC stellte mehrere Ergänzungen seiner langfristigen Fertigungs‑Roadmap vor. Dazu gehören die Technologien A13, A12 und N2U.

• A13: Dieser Prozess ist als direkter Shrink des A14‑Nodes konzipiert. Ziel sind kompaktere Designs und Effizienzgewinne für Anwendungen wie KI‑Beschleuniger, High‑Performance‑Computing und mobile Chips.
• A12: Ein weiterer Angstrom‑Knoten, der nach A13 folgen und die Skalierung der Transistoren weiter in den Sub‑2‑nm‑Bereich treiben soll.
• N2U: Eine Erweiterung der 2‑nm‑Generation (N2) mit Verbesserungen bei Leistung und Energieeffizienz innerhalb derselben Prozessfamilie.

TSMC zufolge sind A13 und A12 für die Massenproduktion später im Jahrzehnt vorgesehen, mit einem Zeithorizont bis etwa 2029.

A16: leichte Verzögerung

Ein weiteres wichtiges Zwischenglied in der Roadmap ist A16. Branchenberichte deuten darauf hin, dass sich die Massenproduktion auf etwa 2027 verschoben hat, nachdem zuvor ein früherer Start erwartet worden war.

CoWoS: Advanced Packaging wird zum Schlüssel

Besonders große Aufmerksamkeit erhielt die nächste Generation von CoWoS‑Packaging (Chip‑on‑Wafer‑on‑Substrate) – eine Technologie, die mehrere Chips und Speicherstapel in einem einzigen Hochleistungsmodul kombiniert.

TSMC bestätigte die Massenproduktion einer neuen CoWoS‑Plattform, die das Unternehmen als die bislang größte ihrer Art bezeichnet.

Ein zentraler Meilenstein:

• Die 5,5‑Reticle‑große CoWoS‑Plattform erreicht laut TSMC eine Ausbeute (Yield) von über 98 %.

Ein „Reticle“ beschreibt die maximale Fläche, die bei der Lithografie in einem Schritt belichtet werden kann. Werden mehrere Reticle‑große Chips kombiniert, lassen sich extrem große Prozessor‑Systeme bauen – ein entscheidender Vorteil für moderne KI‑Beschleuniger.

Gerade im KI‑Bereich hängt die Leistung zunehmend davon ab, wie schnell große Mengen an Speicher angebunden werden können. Advanced Packaging ist daher zu einem zentralen Wettbewerbsfaktor geworden.

Noch größere CoWoS‑Systeme bis 2029

TSMC plant, diese Packaging‑Plattformen in den kommenden Jahren massiv zu vergrößern.

Berichte über die interne Roadmap nennen unter anderem:

• CoWoS‑Systeme mit etwa 14 Reticles um 2028
• Plattformen mit bis zu etwa 40 Reticles bis 2029

Solche Dimensionen würden Chips ermöglichen, die deutlich größer sind als heutige GPUs oder KI‑Beschleuniger. Die Packaging‑Technologie entwickelt sich damit zunehmend zu einer System‑Architektur‑Ebene, nicht nur zu einem Verbindungsschritt in der Fertigung.

2‑nm‑Fertigung läuft bereits an

Parallel dazu treibt TSMC die Einführung seiner N2‑Generation (2‑nm‑Technologie) voran.

• Der N2‑Prozess ging Ende 2025 in die Massenproduktion.
• Die Nachfrage nach Kapazitäten gilt als sehr hoch, da große Chipentwickler ihre nächsten KI‑ und Smartphone‑SoCs darauf planen.

TSMC baut daher seine Produktionskapazitäten weiter aus, um den erwarteten Bedarf für Hochleistungs‑Chips zu decken.

Wettbewerb mit Intel und Samsung

Die Konkurrenz im Halbleitermarkt ist intensiv – und wird stark von Produktionsreife und Ausbeute bestimmt.

Jüngste Berichte aus der Branche zeichnen ein gemischtes Bild bei den wichtigsten Wettbewerbern:

• Samsung: Eine Meldung nennt nur etwa 14 % nutzbare Chips bei einer neuen 2‑nm‑Produktionslinie, was die Schwierigkeit beim Hochfahren solcher Prozesse verdeutlicht.
• Intel: Der 18A‑Node soll sich um rund sechs Monate verzögert haben, wodurch sich der Zeitplan für hohe Produktionsvolumen verschiebt.

Diese Zahlen stammen aus begrenzten Drittquellen und sollten mit Vorsicht interpretiert werden – sie zeigen jedoch, wie komplex die Entwicklung moderner Halbleiter geworden ist.

Warum Packaging genauso wichtig wird wie kleinere Transistoren

Die Ankündigungen von TSMC unterstreichen einen grundlegenden Wandel in der Chipindustrie.

• Neue Angstrom‑Nodes wie A13 und A12 treiben die klassische Miniaturisierung weiter voran.
• Advanced Packaging wie CoWoS erlaubt es gleichzeitig, mehrere riesige Chips und HBM‑Speicherstapel zu einem einzigen Hochleistungssystem zu verbinden.

Gerade für KI‑Beschleuniger – die enorme Chipflächen und Speicherbandbreite benötigen – entscheidet zunehmend die Kombination aus modernster Fertigung und leistungsfähigem Packaging über die Wettbewerbsfähigkeit.

TSMCs aktuelle Roadmap deutet darauf hin, dass das Unternehmen beide Bereiche gleichzeitig ausbauen will – und damit seine Position an der Spitze der Halbleiterfertigung bis zum Ende des Jahrzehnts sichern möchte.