Kirin 9050 Pro: So funktioniert Huaweis gestapelter LogicFolding-Chip

Der Kirin 9050 Pro setzt auf eine ungewöhnliche Abkürzung: Statt die Transistoren ausschließlich durch einen kleineren Fertigungsprozess dichter zu packen, stapelt Huawei zwei aktive Silizium-Chips übereinander. Teardown-Aufnahmen von Geekerwan sowie Die-Bilder, die Kurnal Insights zugeschrieben werden, zeigen eine Ebene mit Schwerpunkt auf Rechenlogik und eine zweite, die vor allem SRAM und Cache enthält. Das kann die effektive Chipdichte erhöhen und manche Signalwege verkürzen – belegt aber nicht, dass Huawei damit bei der Transistorfertigung zu den modernsten Verfahren aufschließt.31113

Zwei Dies, zwei Aufgabenbereiche

Die beiden übereinandergestapelten Dies sind den Berichten zufolge gleich groß: jeweils etwa 11,13 × 10,84 Millimeter beziehungsweise 120,65 mm². Ein Die übernimmt demnach vor allem die Rechenlogik. Auf dem anderen sitzen SRAM und Cache sowie Funktionen wie I/O und Taktschaltungen.111315

Verbunden werden die Ebenen durch Kupfer-zu-Kupfer-Hybrid-Bonding: Dabei werden die Dies mit ihren Flächen direkt aufeinandergefügt. Die angegebene Bonding-Pitch – also der Abstand zwischen den Verbindungspunkten – beträgt rund 1,5 Mikrometer. So entstehen sehr dicht gesetzte vertikale Verbindungen zwischen den Ebenen.1315

In den Berichten ist außerdem von ungefähr 50 Millionen vertikalen Verbindungen und rund 80.000 Through-Silicon-Vias (TSVs) die Rede. Das sind unterschiedliche Verbindungstypen; die Zahlen lassen sich weder einfach addieren noch gleichsetzen. Auch die Beschreibungen dazu, wie die TSVs genau verlaufen, unterscheiden sich. Die Werte sind deshalb als getrennt berichtete Zählungen zu verstehen – nicht als abschließend bestätigte Karte sämtlicher Verbindungen im Chip.13515

Was die Dichteangabe aussagt – und was nicht

Teardown-Berichte schätzen, dass der Rechen-Die in SMICs N+3 und der SRAM-orientierte Die in N+2 gefertigt wird. Das sind Schlussfolgerungen aus den verfügbaren Berichten, keine abschließende Bestätigung des Fertigungsprozesses für jede Ebene.1115

Huawei nennt eine effektive Dichte von etwa 238 Millionen Transistoren pro Quadratmillimeter. Als Vergleichswert führt das Unternehmen rund 155 Millionen an – ein Plus von ungefähr 54 Prozent.1211 Die Zahl beschreibt den berichteten Dichtegewinn des gestapelten Designs. Sie bedeutet nicht, dass jeder einzelne Die durch einen kleineren Fertigungsprozess für sich genommen eine um diesen Betrag höhere Transistordichte erreicht hat.

Stromverbrauch und Benchmarks: Was bisher bekannt ist

Bei vergleichbarer Leistung soll der Energieverbrauch laut Huawei um 41 Prozent bei der CPU, 58 Prozent bei der GPU und 66 Prozent bei der NPU sinken. Das sind Herstellerangaben. Der Teardown selbst bestätigt sie nicht; Berichte zum Start hielten fest, dass die Zahlen nicht unabhängig geprüft worden waren.1248

Auch bei der Leistung kommt es auf den konkreten Test an. Laut Berichten zu einer Analyse von Bernstein lag der Kirin 9050 Pro in einigen Geekbench-6-Mehrkern-Tests vor Apples A17 Pro, in dem Vergleich aber weiterhin hinter dem neueren A20 Pro.49 Das spricht für Fortschritte bei bestimmten Aufgaben – nicht für einen generellen Sieg über andere Chips in allen Benchmarks.

Der Kirin 9050 Pro soll in höher positionierten Modellen der Mate-90-Reihe zum Einsatz kommen. LogicFolding ist damit nicht nur ein Architekturkonzept auf dem Papier, sondern wird Berichten zufolge in Smartphones eingesetzt.6

Ein Ausweg mit klaren Grenzen

Das Stapeln eröffnet Huawei eine weitere Möglichkeit, die effektive Dichte zu erhöhen, ohne allein von einem konventionellen Wechsel zu einem kleineren Fertigungsprozess abhängig zu sein. Werden Rechenlogik und Speicherfunktionen auf getrennte Dies verteilt, können außerdem unterschiedliche Fertigungsprozesse zum Einsatz kommen. Einige Datenwege lassen sich so näher zusammenbringen.711

Der Preis dafür ist zusätzliche Integrationsarbeit: Zwei aktive Dies müssen gefertigt, präzise ausgerichtet und mit sehr feinen Verbindungen zusammengefügt werden. Welche Ausbeute, Kosten oder thermischen Eigenschaften der Kirin 9050 Pro in der Produktion erreicht, geht aus den verfügbaren Berichten nicht hervor. Diese praktischen Fragen bleiben daher offen. Und Stapeln macht Transistoren aus einem älteren Prozess nicht gleichwertig mit Transistoren aus einem führenden Fertigungsverfahren.

Im Zusammenhang mit den US-Exportkontrollen ist LogicFolding daher am besten als Versuch zu verstehen, bestimmte Einschränkungen bei der Skalierung zu umgehen – nicht als Beleg für gleichwertige Fertigungstechnologie oder eine vollständig unabhängige Lieferkette. Berichten zufolge hat Huawei die Lieferkette des Chips nicht offengelegt.19