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Samsung und SK hynix zeigen: Die Zukunft des KI-Speichers entscheidet sich beim Packaging
Samsung liefert seit Ende Mai 12 lagige HBM4E Muster mit stabilen 14 Gbit/s pro Pin, 3,6 TB/s Bandbreite und 48 GB Kapazität je Stack; bei 16 Gbit/s wären rund 4 TB/s möglich. Samsung entwickelt HBM vom Standardprodukt zum kundenspezifischen cHBM und langfristig zu zHBM weiter, bei dem Prozessorlogik und DRAM vertik...
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Forschungsantwort
Wichtige Erkenntnisse
- Samsung liefert seit Ende Mai 12 lagige HBM4E Muster mit stabilen 14 Gbit/s pro Pin, 3,6 TB/s Bandbreite und 48 GB Kapazität je Stack; bei 16 Gbit/s wären rund 4 TB/s möglich.
- Samsung entwickelt HBM vom Standardprodukt zum kundenspezifischen cHBM und langfristig zu zHBM weiter, bei dem Prozessorlogik und DRAM vertikal integriert werden.
- SK hynix konzentriert sich auf Packaging, Kühlung, Verzug, Routing und die Grenzen höherer Speicherstapel; Hybrid Bonding soll über 16 lagige Stacks hinausführen, aber frühestens mit HBM5 verfügbar sein.
KI-Prompt
openai.comCreate a landscape editorial hero image for this Studio Global article: What did Samsung and SK hynix reveal at Hot Chips 2026 about their HBM roadmaps, including Samsung’s planned 16 Gbps-per-pin HBM4E reaching. Article summary: Samsung presented a roadmap centered on faster HBM4E, increasingly customized base dies, and ultimately processor-on-memory zHBM; SK hynix emphasized that advanced packaging, thermals, wafer warpage, and stack-height lim. Topic tags: general, general web, user generated, news. Style: premium digital editorial illustration, source-backed research mood, clean composition, high detail, modern web publication hero. Use reference image context only for broad subject, composition, and topical grounding; do not copy the exact image. Avoid: logos, brand marks, copyrighted characters, real person likenesses, fake screenshots, UI text, readable text, watermarks, charts wi
Bei Hot Chips 2026 präsentierten Samsung und SK hynix zwei unterschiedliche Antworten auf dieselbe zentrale Herausforderung bei KI-Speichern: Wie lässt sich die Bandbreite weiter erhöhen, ohne dass Hitze, Bauhöhe, Gehäusegröße und Fertigungskomplexität das gesamte Design ausbremsen? Samsung betonte Geschwindigkeit, kundenspezifische Base Dies und eine Zukunft, in der Speicher direkt auf dem Prozessor sitzt. SK hynix rückte dagegen das Package selbst in den Mittelpunkt – mit Kühlung, Verzug, Verbindungen und den physikalischen Grenzen höherer Speicherstapel. 2
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Die genannten Spitzenwerte sollten dabei richtig eingeordnet werden: Es handelt sich um Herstellerspezifikationen, Roadmap-Ziele oder Designaussagen – nicht um unabhängig bestätigte Benchmark-Ergebnisse.
Samsung: HBM4E mit 3,6 TB/s – und perspektivisch rund 4 TB/s
Samsung erklärte, Ende Mai mit der Auslieferung von Mustern seines 12-lagigen HBM4E an große internationale Kunden begonnen zu haben. Die Muster erreichen eine stabile Pin-Geschwindigkeit von 14 Gbit/s; laut Samsung lässt sich die Leistung auf bis zu 16 Gbit/s skalieren. Für die 12-lagige Variante nennt das Unternehmen 3,6 TB/s Bandbreite und 48 GB Kapazität pro Stack. 17
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Bei 16 Gbit/s pro Pin würde die Bandbreite eines einzelnen Stacks auf etwa 4 TB/s steigen. Samsung stellte außerdem 8- und 16-lagige Varianten in Aussicht. Damit soll HBM4E unterschiedliche Beschleuniger- und Kapazitätsanforderungen abdecken können. 18
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Der Unterschied zwischen dem aktuellen Muster und dem Zielwert ist entscheidend: 14 Gbit/s beschreibt die derzeit stabile Spezifikation, während 16 Gbit/s die skalierbare Obergrenze darstellt, auf die Samsung hinarbeitet. Die daraus abgeleiteten Bandbreiten sind deshalb nicht automatisch mit einem validierten Serien-Benchmark gleichzusetzen.
Vom Standardspeicher zum maßgeschneiderten HBM
Samsungs Roadmap beschränkt sich nicht darauf, DRAM schneller zu machen oder zusätzliche Schichten aufeinanderzustapeln. Das Unternehmen beschreibt eine Entwicklung hin zu cHBM, also „custom HBM“. Dabei kann der Base Die – der Logikbaustein an der Basis des Speichers – gezielt an den Beschleuniger eines Kunden angepasst werden. Der Speicher wird so stärker zu einem aktiven Bestandteil des Gesamtsystems und weniger zu einem austauschbaren Standardbauteil. 1
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Langfristig soll zHBM folgen. Bei diesem Konzept werden Prozessorlogik und DRAM in einer dreidimensionalen Struktur vertikal integriert. Samsung begründet den Ansatz damit, Teile des herkömmlichen 2,5D-Verbindungswegs überflüssig machen zu können, darunter den Interposer und SerDes-Verbindungen. Das könnte Effizienz und Bandbreite deutlich steigern. 1
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Samsung spricht für zHBM von etwa 70 Prozent höherer Energieeffizienz und mehr als doppelt so hoher DRAM-Bandbreite gegenüber dem relevanten herkömmlichen Design. Diese Werte sind jedoch Prognosen beziehungsweise Herstellerangaben zu einer künftigen Architektur – keine Messwerte eines kommerziell verfügbaren zHBM-Produkts. 1
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Kühlung wird zur Architekturfrage
Höhere I/O-Geschwindigkeiten und dichtere Speicherstapel erzeugen mehr Wärme, die aus dem Package abgeführt werden muss. Samsungs Antwort darauf heißt Heat Path Block, kurz HPB. Die Technologie soll zusätzliche Wärmeabfuhrwege rund um besonders leistungsintensive Bereiche der physikalischen Schnittstellenschicht, der sogenannten PHY, schaffen. Samsung zufolge kann HPB die Spitzentemperatur um mehr als 35 Prozent senken, wenn mehr als 50 Prozent der PHY-Fläche abgedeckt werden. 10
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Samsung erklärte außerdem, HPB bereits in HBM4E implementiert und auf Zuverlässigkeit geprüft zu haben. Für HBM5 ist eine umfassendere Integration geplant. 4
7 Die strategische Bedeutung geht über ein einzelnes Kühlungsfeature hinaus: Thermik ist bei HBM inzwischen ein Teil der Architektur. Sie entscheidet mit darüber, wie schnell die Schnittstelle arbeiten kann.
SK hynix betrachtet HBM vor allem als Packaging-Problem
SK hynix näherte sich den kommenden HBM-Generationen bei Hot Chips stärker aus Sicht von Fertigung und Integration. Das Unternehmen verglich verschiedene Möglichkeiten, HBM-Stacks mit KI-Beschleunigern zu verbinden – darunter CoWoS-S mit großem Silizium-Interposer, CoWoS-L mit RDL-Interposer sowie Intels brückenbasierte EMIB-Technologie. Jede Variante bringt eigene Zielkonflikte bei Leitungsführung, Chipplatzierung, Interposer- oder Substratgröße und Package-Verzug mit sich, sobald mehr Speicherstapel neben einem Beschleuniger untergebracht werden. 11
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Wie eng die konstruktiven Grenzen sind, zeigt SK hynix’ aktuelle Packaging-Beschreibung: Für ein HBM4-Package werden eine Z-Höhe von 775 Mikrometern, mehr als 20.000 TSVs – vertikale Silizium-Durchkontaktierungen – und Tausende Base-Die-Microbumps genannt. Mit zunehmender Stapelhöhe müssen Entwickler dünnere Dies, kleinere Abstände, mechanische Spannungen und die Wärmeabfuhr innerhalb einer begrenzten Package-Hülle gleichzeitig beherrschen. 11
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EMIB taucht in der Roadmap von SK hynix als mögliche 2,5D-Integrationsroute auf. Das zeigt technisches Interesse beziehungsweise Kompatibilität mit diesem Packaging-Ansatz. Es belegt jedoch keine bestätigte kommerzielle Partnerschaft zwischen SK hynix und Intel. 12
iHBM soll lokale Hotspots entschärfen
SK hynix arbeitet außerdem an iHBM. Dabei wird ein Material mit hoher Wärmeleitfähigkeit in der Nähe lokaler Hotspots innerhalb der HBM-Struktur platziert. Das Unternehmen hat angegeben, dass sich der thermische Widerstand damit um mehr als 30 Prozent verringern lassen könnte. 2
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Der Vergleich mit Samsungs HPB ist aufschlussreich: Beide Hersteller versuchen, die Wärme direkt auf Die-to-Die- und Package-Ebene zu kontrollieren, setzen aber unterschiedliche Schwerpunkte. Samsung beschreibt dedizierte Wärmewege rund um PHY-Bereiche, während SK hynix die Wärme gezielt von bestimmten internen Hotspots wegführen will. Die veröffentlichten Prozentwerte sind Herstellerangaben und Entwicklungskonzepte; sie sollten daher nicht als direkt vergleichbare Testergebnisse verstanden werden.
Hybrid Bonding soll Speicherstapel über 16 Lagen ermöglichen
Das konventionelle Stapeln von immer mehr Schichten stößt irgendwann an eine Grenze bei der Bauhöhe. SK hynix untersucht deshalb Hybrid Bonding als mögliche Technologie für mehr als 16-lagige Stacks. Sie könnte höhere Strukturen mit dickeren Dies und engeren Kontaktabständen ermöglichen. 1
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Für HBM4E erwartet SK hynix diese Technik allerdings noch nicht. HBM5 gilt als frühestmöglicher Zielpunkt – und auch das ist eine Entwicklungserwartung, kein bestätigter Produkttermin. 2
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Damit könnte HBM5 zu einem Übergang zwischen zwei technischen Phasen werden: HBM4E kann Geschwindigkeit und Kapazität noch mit etablierten Stapel- und Packaging-Verfahren steigern. Für spätere Generationen dürften jedoch neue Bonding-, Wärme- und Mechanikverfahren nötig sein, damit die Skalierung praktisch und wirtschaftlich bleibt.
Das wichtigste Signal: Bandbreite allein entscheidet nicht
Samsungs Präsentation deutet auf einen Wettbewerbsvorteil durch Individualisierung und eine engere Verbindung von Prozessor und Speicher hin. Die HBM4E-Muster markieren einen kurzfristigen Geschwindigkeitsschub; cHBM und zHBM weisen zugleich auf Speicherpackages hin, die auf bestimmte Beschleuniger zugeschnitten und langfristig direkt mit der Rechenlogik integriert werden. 1
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Die Botschaft von SK hynix lautet dagegen: Solche Leistungsgewinne setzen voraus, dass zunächst unsichtbarere physische Probleme gelöst werden – Package-Verzug, Wärmewiderstand, Leitungsdichte, Stapelhöhe und Fertigungsausbeute. iHBM und Hybrid Bonding sollen die Lebensdauer gestapelter Speicherarchitekturen verlängern, ohne diese Grenzen zu ignorieren. 2
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Für Entwickler von KI-Beschleunigern ist die Konsequenz klar: Bei HBM geht es immer weniger nur um den DRAM-Chip. Entscheidend wird das gesamte Package. Samsung setzt auf Individualisierung und 3D-Integration, SK hynix auf Packaging-Engineering und Fertigungsdisziplin. Den grundlegenden Zielkonflikt zwischen mehr Bandbreite, mehr Wärme und höherer Integrationskomplexität hat bislang jedoch keiner der beiden Ansätze aufgehoben.
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Wie lautet die kurze Antwort auf „Samsung und SK hynix zeigen: Die Zukunft des KI-Speichers entscheidet sich beim Packaging“?
Samsung liefert seit Ende Mai 12 lagige HBM4E Muster mit stabilen 14 Gbit/s pro Pin, 3,6 TB/s Bandbreite und 48 GB Kapazität je Stack; bei 16 Gbit/s wären rund 4 TB/s möglich.
Was sind die wichtigsten Punkte, die zuerst validiert werden müssen?
Samsung liefert seit Ende Mai 12 lagige HBM4E Muster mit stabilen 14 Gbit/s pro Pin, 3,6 TB/s Bandbreite und 48 GB Kapazität je Stack; bei 16 Gbit/s wären rund 4 TB/s möglich. Samsung entwickelt HBM vom Standardprodukt zum kundenspezifischen cHBM und langfristig zu zHBM weiter, bei dem Prozessorlogik und DRAM vertikal integriert werden.
Was soll ich als nächstes in der Praxis tun?
SK hynix konzentriert sich auf Packaging, Kühlung, Verzug, Routing und die Grenzen höherer Speicherstapel; Hybrid Bonding soll über 16 lagige Stacks hinausführen, aber frühestens mit HBM5 verfügbar sein.