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Intel Diamond Rapids: 256-Kern-Xeon-7 mit 22-Tile-Design
Intel plant Diamond Rapids für 2027. Das Spitzenmodell soll bis zu 256 Performance Kerne in einem Paket aus 22 Tiles vereinen.
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Forschungsantwort
Wichtige Erkenntnisse
- Intel plant Diamond Rapids für 2027. Das Spitzenmodell soll bis zu 256 Performance Kerne in einem Paket aus 22 Tiles vereinen.
- Die Konfiguration besteht aus 16 Intel 18A P Compute Chiplets, vier Intel 3 T Basis Tiles und zwei Fabric Hub Tiles.
- Zu den wichtigsten Plattformdaten zählen bis zu 1,28 GB gemeinsam genutzter Last Level Cache, 16 DDR5 beziehungsweise MRDIMM Speicherkanäle und 128 PCIe 6.0 Lanes mit CXL 3.0 Unterstützung.
KI-Prompt
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Intel hat auf der Entwickler- und Chipkonferenz Hot Chips 2026 weitere Details zu Diamond Rapids vorgestellt. Die nächste Xeon-7-Serverplattform ist für 2027 geplant und soll in ihrer größten Ausbaustufe bis zu 256 Panther-Cove-Performance-Kerne, 1,28 GB gemeinsam genutzten Last-Level-Cache und ein Paket aus insgesamt 22 Tiles bieten. 1
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Die auffälligste Einschränkung steckt in einer Zahl, die auf den ersten Blick leicht untergeht: Diamond Rapids verzichtet auf simultanes Multithreading (SMT), bei Intel traditionell als Hyper-Threading bezeichnet. Die 256 Kerne entsprechen damit 256 Hardware-Threads. Intel hat zugleich angekündigt, dass SMT mit der nachfolgenden Coral-Rapids-Generation zurückkehren soll. 7
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Diamond Rapids ist ein Server-Paket, keine klassische monolithische CPU
Die Spitzenkonfiguration setzt sich aus mehreren spezialisierten Siliziumbausteinen zusammen:
- 16 Intel-18A-P-Compute-Chiplets
- 16 Panther-Cove-P-Cores pro Chiplet, insgesamt also 256 Kerne
- Vier Intel-3-T-Basis-Tiles
- Zwei Intel-3-Fabric-Hub-Tiles für Speicher und externe Ein-/Ausgabe
- 22 Tiles insgesamt
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Die Compute-Chiplets werden mithilfe von Foveros Direct auf die Basis-Tiles gestapelt. Intel verteilt Rechenkerne, Cache, Speichercontroller und I/O damit auf unterschiedliche Siliziumblöcke, anstatt alle Funktionen in einem einzigen großen Die unterzubringen. Das erleichtert eine modulare Skalierung des Pakets und erlaubt es, die einzelnen Bereiche je nach Produktvariante anders zu dimensionieren. 3
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Neue Fabric ersetzt EMIB
Auch die Kommunikation zwischen den Bausteinen wurde neu angelegt. Intel verbindet die Compute-Blöcke und Fabric Hubs über eine UCIe-S-Verbindung aus Kupfer sowie eine sogenannte Fan-out-Fabric. Der bei früheren Xeon-Designs verwendete EMIB-Ansatz kommt in dieser Struktur nicht zum Einsatz. 3
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Das architektonische Ziel ist ein möglichst einheitlicher Speicherzugriff über das gesamte Paket hinweg. Für Serverbetreiber und Software könnte das bedeuten, dass sie weniger stark zwischen lokalen und entfernten Speicherbereichen unterscheiden müssen. Gerade bei großen Multi-Tile-Konfigurationen soll dadurch die für NUMA-Systeme typische Komplexität sinken.
Ob sich dieses Design tatsächlich in gleichmäßigeren Zugriffszeiten und höherer Anwendungsleistung niederschlägt, lässt sich allerdings erst mit ausgelieferten Systemen und unabhängigen Benchmarks beurteilen.
Die vier Intel-3-T-Basis-Tiles stellen außerdem den großen gemeinsamen Last-Level-Cache bereit. Intel und die bisherige Berichterstattung nennen dafür bis zu 1,28 GB LLC. Die gesamte Kapazität pauschal als „L3-Cache“ zu bezeichnen, wäre jedoch möglicherweise zu vereinfachend: Die vollständige Cache-Hierarchie und das Zugriffsverhalten der einzelnen Ebenen sind bislang nicht im Detail veröffentlicht. 1
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16 Speicherkanäle und PCIe 6.0 für bandbreitenhungrige Server
Bei einer CPU mit 256 Kernen darf nicht nur die Rechenleistung wachsen. Ohne ausreichend Speicherbandbreite und I/O-Kapazität können zusätzliche Kerne in datenintensiven Anwendungen schnell ausgebremst werden. Diamond Rapids setzt deshalb auf eine deutlich stärker auf Durchsatz ausgelegte Plattform.
Vorgesehen sind 16 DDR5-Speicherkanäle mit bis zu DDR5-8000. Mit MRDIMMs sollen je nach Speichertyp und Konfiguration Datenraten von bis zu 12.800 MT/s möglich sein. 3
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Hinzu kommen bis zu 128 PCIe-Gen-6-Lanes. Das I/O-System kann für PCIe, CXL 3.0 und UPI 3.0 konfiguriert werden. Damit erhalten Systemhersteller mehr Spielraum für Beschleuniger, Speichererweiterungen, Netzwerkkomponenten und Verbindungen zwischen mehreren Sockeln. 3
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Für Virtualisierung, Datenanalyse, HPC und KI-Orchestrierung ist dieser Plattformaspekt entscheidend. Diamond Rapids soll nicht nur möglichst viele Kerne liefern, sondern auch verhindern, dass diese Kerne auf Daten, Speicher oder angeschlossene Beschleuniger warten müssen.
APX, AVX10.2 und AMX zielen auf Server- und KI-Software
Intel nennt für Diamond Rapids mehrere Erweiterungen der Befehlssatzerweiterungen, darunter Intel APX, AVX10.2 und zusätzliche Funktionen für Intel AMX. 5
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APX erhöht die Zahl der architektonischen universellen Register von 16 auf 32. Compiler können dadurch mehr Werte direkt in Registern halten, was Speicherzugriffe reduzieren kann. 9
AMX ist vor allem für matrixbasierte KI-Berechnungen gedacht, während AVX10.2 die Vektorverarbeitung erweitert. Zusammen sollen die Funktionen sowohl allgemeine Serveranwendungen als auch KI-Workloads beschleunigen. Wie groß der praktische Vorteil ausfällt, hängt jedoch von Compiler-Unterstützung, Softwareoptimierung und dem konkreten Instruktionsmix der Anwendung ab.
Der Verzicht auf Hyper-Threading bleibt der größte Vorbehalt
Diamond Rapids ist als reines Performance-Core-Design ohne SMT ausgelegt. Intel hat selbst eingeräumt, dass der Verzicht auf Multithreading bei Anwendungen einen Wettbewerbsnachteil darstellen kann, die von zwei logischen Threads pro physischem Kern profitieren. SMT soll mit Coral Rapids, der nächsten Xeon-Generation mit Performance-Kernen, wieder eingeführt werden. 7
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Das Fehlen von Hyper-Threading bedeutet allerdings nicht automatisch weniger Leistung in jeder Anwendung. Programme, die die Ausführungseinheiten eines Kerns bereits vollständig auslasten, können von einem zweiten Hardware-Thread nur wenig profitieren. Dazu zählen insbesondere stark parallelisierte und gut vektorisierte Berechnungen; bei bestimmten HPC-Workloads wie HPL ist der Zusatznutzen von SMT häufig begrenzt.
Anders sieht es bei Anwendungen aus, die regelmäßig auf den Speicher warten oder möglichst viele Threads gleichzeitig verarbeiten müssen. Dort kann SMT den Durchsatz spürbar erhöhen. Die Angabe „256 Kerne“ ist daher kein universelles Leistungsversprechen. Für eine Kaufentscheidung werden Benchmarks der eigenen Anwendungen wichtiger sein als die reine Kernzahl – einschließlich Skalierung, Speicherbestückung, Taktfrequenz, Energieverbrauch und Lizenzkosten.
Intel rückt bei der Kerndichte zu AMD auf
Auf dem Papier bringt Diamond Rapids Intel näher an die derzeit höchsten Kerndichten im x86-Servermarkt. Die maximal genannten 256 Kerne entsprechen der Spitzenkonfiguration von AMDs Venice-Epyc-Generation. Auch bei 16 Speicherkanälen, großem Last-Level-Cache und PCIe-Gen-6-Anbindung bewegen sich beide Plattformen in einer ähnlichen Klasse für bandbreitenintensive Rechenzentrumsanwendungen. 2
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Damit ist jedoch noch kein Leistungsgewinner bestimmt. Intel hat bislang weder vollständige finale Produktspezifikationen noch Preise oder unabhängige Anwendungsbenchmarks veröffentlicht. Neben der Kernzahl spielen Taktfrequenz, Speicherlatenz, dauerhaft anliegende Leistungsaufnahme, Softwareeffizienz und die Verfügbarkeit kompletter Serversysteme eine wichtige Rolle.
Die entscheidende Frage für 2027 lautet deshalb: Liefert Diamond Rapids genügend Leistung pro Watt und genügend Vorteile bei den Gesamtbetriebskosten, um eine Umstellung zu rechtfertigen? Die Architektur adressiert mehrere Schwachstellen bisheriger Hochkernzahl-Systeme – von der Kerndichte über Speicherbandbreite und I/O bis hin zum Zugriff über mehrere Tiles. Ob daraus tatsächlich große Stückzahlen werden, dürfte am Ende vor allem von Preisen, Verfügbarkeit und realen Benchmarks abhängen.
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Die Leute fragen auch
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Intel plant Diamond Rapids für 2027. Das Spitzenmodell soll bis zu 256 Performance Kerne in einem Paket aus 22 Tiles vereinen.
Was sind die wichtigsten Punkte, die zuerst validiert werden müssen?
Intel plant Diamond Rapids für 2027. Das Spitzenmodell soll bis zu 256 Performance Kerne in einem Paket aus 22 Tiles vereinen. Die Konfiguration besteht aus 16 Intel 18A P Compute Chiplets, vier Intel 3 T Basis Tiles und zwei Fabric Hub Tiles.
Was soll ich als nächstes in der Praxis tun?
Zu den wichtigsten Plattformdaten zählen bis zu 1,28 GB gemeinsam genutzter Last Level Cache, 16 DDR5 beziehungsweise MRDIMM Speicherkanäle und 128 PCIe 6.0 Lanes mit CXL 3.0 Unterstützung.
Quellen
aicybr.comIntel at Hot Chips 2026: Diamond Rapids, 480GB Crescent ...
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