TSMC plant Berichten zufolge 110.000 2-nm- und 210.000 3-nm-Wafer pro Monat

Die gemeldeten Größenordnungen verdeutlichen, wie stark TSMC seine modernste Chipfertigung für KI- und Hochleistungsrechner ausbauen will: Bis Mitte 2027 könnten monatlich 110.000 Wafer im 2-nm-Verfahren und 210.000 Wafer im 3-nm-Verfahren erreicht werden. Diese Zahlen sind allerdings keine offizielle Kapazitätsprognose von TSMC, sondern stammen aus Berichten mit Verweis auf Quellen aus der Lieferkette. 17

Die gemeldeten Ziele für Mitte 2027

Laut der von TrendForce aufgegriffenen Berichterstattung soll TSMCs 2-nm-Kapazität von rund 90.000 Wafern pro Monat Ende 2026 auf 110.000 Wafer zur Jahresmitte 2027 steigen. Das entspräche einem Plus von etwa 22 %. Für 3 nm werden mehr als 180.000 Wafer pro Monat Ende 2026 und 210.000 Wafer zur Jahresmitte 2027 genannt – ein Zuwachs von mehr als 16 % in diesem Zeitraum. 17

Im längeren Vergleich fällt der 3-nm-Ausbau noch deutlicher aus: Von etwa 120.000 bis 130.000 Wafern monatlich Ende 2025 könnte die Kapazität bis Mitte 2027 auf 210.000 Wafer steigen. Sollte der Plan aufgehen, entspräche das einem Zuwachs von ungefähr 70 %. 20

Entscheidend ist die Einordnung: Es handelt sich um berichtete Zielwerte, nicht um Unternehmensprognosen. Die Angaben gehen auf Lieferkettenquellen zurück; TSMC hat die konkreten monatlichen Kapazitätszahlen für 2 nm und 3 nm bislang nicht öffentlich bestätigt. 1719

Taiwan bleibt der Kern, Arizona und Japan erweitern das Netz

Der kurzfristige Hochlauf der neuesten Fertigungsstufen konzentriert sich weiterhin auf Taiwan. Genannt werden Fab 22 in Kaohsiung für den Ausbau von N2 und A16 sowie Fab 20 in Hsinchu, das ebenfalls N2- und A16-Kapazität hochfährt. 51

Für 3 nm soll TSMC in Taiwan teilweise bereits vorhandene Anlagen aus der 5-nm-Fertigung auf 3 nm umrüsten. Die Wiederverwendung und Anpassung qualifizierter Produktionsinfrastruktur kann zusätzliche Kapazität schneller schaffen als der Bau ausschließlich neuer Fabriken. Wie die Anlagen jeweils auf einzelne Standorte verteilt werden, hat TSMC jedoch nicht detailliert veröffentlicht. 24

Auch außerhalb Taiwans wächst das Produktionsnetz:

• Arizona: Die erste Fabrik hat die 4-nm-Produktion aufgenommen. Spätere Ausbaustufen sind für 3-nm-, 2-nm- und A16-Technologien vorgesehen. TSMC hat außerdem weitere Investitionen von 100 Milliarden US-Dollar für zusätzliche US-Waferfabriken und Advanced Packaging angekündigt. 4538
• Japan: Die zweite Fabrik am Standort Kumamoto soll laut Berichten Technologien bis hinunter zu 3 nm unterstützen. 51
• Weitere gemeldete 3-nm-Erweiterungen: Ein separater Bericht nennt zusätzliche 3-nm-Standorte in Taiwan, Arizona und Japan – ergänzt durch die Umrüstung von Anlagen in Taiwan. 33

Wie viel der gemeldeten Gesamtleistung zu welchem Zeitpunkt aus jedem Standort kommt, ist weniger klar als die aggregierten Waferziele. Für die nächste Ausbaustufe bleibt Taiwan damit zentral; Arizona und Japan verbreitern die geografische Fertigungsbasis über längere Sicht.

KI-Nachfrage treibt die Investitionswelle

TSMC erhöhte seinen Investitionsplan für 2026 auf 60 bis 64 Milliarden US-Dollar. Als Begründung nannte das Unternehmen eine mehrjährige strukturelle Nachfrage durch künstliche Intelligenz und High-Performance Computing (HPC), also besonders leistungsintensive Rechenanwendungen. Zugleich beschleunigt TSMC den globalen Ausbau: Neben neuen Fabriken für modernste Fertigung und Packaging in Taiwan werden Arizona, Japan und Deutschland erweitert. 38

Das Geld fließt nicht nur in zusätzliche Fabrikfläche. Moderne Chipfertigung erfordert unter anderem Lithografiesysteme, Prozessanlagen, qualifizierte Materialien, fortlaufende Verbesserungen der Ausbeute sowie passende Packaging-Kapazitäten. Gerade bei großen KI-Prozessoren müssen all diese Bausteine zusammen hochlaufen.

CoWoS-Packaging bleibt ein Engpassfaktor

Für viele KI-Beschleuniger reicht ein moderner Logikchip allein nicht aus. Sie benötigen fortschrittliches Packaging, um Rechendies und High-Bandwidth Memory (HBM) eng miteinander zu verbinden. Deshalb ist der Ausbau von TSMCs CoWoS-Technologie – „Chip on Wafer on Substrate“ – eng mit den Waferplänen verknüpft.

TrendForce zufolge könnte sich die CoWoS-Kapazität bis 2028 ungefähr verdoppeln. Auch dies ist jedoch eine Schätzung aus der Lieferkette, nicht ein direkt bestätigtes TSMC-Ziel. 17 TSMC selbst hat erklärt, dass die CoWoS-Kapazität von 2022 bis 2027 voraussichtlich mit einer durchschnittlichen jährlichen Wachstumsrate von mehr als 80 % zunehmen werde. 45

Arizona soll Teil dieses Packaging-Netzwerks werden: Nach Aussage eines von Reuters zitierten TSMC-Managers plant das Unternehmen dort bis 2029 eine Chip-Packaging-Fabrik. 47

Nach 2 nm: A14, A13 und A12

TSMCs öffentliche Technologieroadmap reicht bereits über die N2-Familie hinaus:

• A14: Die Fertigung der 1,4-nm-Klasse soll 2028 beginnen. 11
• A13: Der Prozess der 1,3-nm-Klasse ist für 2029 geplant und wird als auf Client-Anwendungen ausgerichtete Ableitung von A14 beschrieben. 10
• A12: Ebenfalls für 2029 vorgesehen, baut A12 für HPC und KI auf dem A16-Pfad auf und setzt auf rückseitige Stromversorgung. 10
• N2U: Für 2028 plant TSMC außerdem mit N2U eine Erweiterung der N2-Familie. 10

Der gemeldete Ausbau von 2 nm und 3 nm wäre somit nicht nur eine kurzfristige Antwort auf die aktuelle Nachfrage. Er schafft zugleich die industrielle Basis für die folgenden Generationen unterhalb von 2 nm.

ASML, High-NA-EUV und 12-Zoll-Fotomasken

TSMC und der niederländische Lithografiespezialist ASML haben offiziell eine Brancheninitiative für den Wechsel von heutigen 6-Zoll-Fotomasken auf 12-Zoll-Fotomasken bei der High-NA-EUV-Lithografie gestartet. Geplant sind eine Pilotlinie für 12-Zoll-Masken bis 2031 und die Einsatzreife der unterstützenden Lithografiesysteme für moderne Fertigung bis 2033. 2

High-NA-EUV kann zunächst mit den bestehenden 6-Zoll-Masken in die Produktion gehen. Die größeren Masken sollen die Produktivität in den Fabriken steigern, Fertigungskosten senken und Beschränkungen beim sogenannten Stitching beseitigen. 2 Berichten zufolge peilt TSMC die Volumenproduktion mit High-NA-EUV ab 2030 an. Die Technologie käme damit nach den angekündigten Produktionsstarts von A14, A13 und A12 zum Einsatz und ist keine Voraussetzung für deren erste Generationen. 311

Worauf es jetzt ankommt

Die zentrale Aussage ist klar: TSMC investiert gleichzeitig in Waferfertigung und Advanced Packaging, um eine anhaltend hohe Nachfrage nach KI- und HPC-Chips zu bedienen. Der höhere Investitionsrahmen, der Ausbau in Arizona und die langfristige Technologieroadmap sind öffentlich bekannt oder vom Unternehmen angekündigt. 384711

Die besonders auffälligen Monatsziele – von 90.000 auf 110.000 Wafer bei 2 nm sowie von mehr als 180.000 auf 210.000 Wafer bei 3 nm – bleiben hingegen Angaben aus Lieferkettenberichten. Sie geben einen Eindruck von Umfang und Tempo des erwarteten Ausbaus bis Mitte 2027, sollten aber erst dann als bestätigte TSMC-Prognose gelten, wenn das Unternehmen sie selbst veröffentlicht oder aktualisiert. 1719