TSMC A16 soll ab dem vierten Quartal 2026 leistungsfähigere KI-Chips ermöglichen

Das klingt zunächst nach einem Detail aus dem Chipdesign, ist für KI-Hardware aber besonders relevant. In großen Rechenchips konkurrieren Stromversorgung und Signalleitungen um den knappen Platz auf der Vorderseite. Werden beide Netzwerke stärker voneinander getrennt, können Designer die Signalwege flexibler anlegen und die Logik möglicherweise effizienter mit Strom versorgen.

Der praktische Fortschritt besteht damit nicht nur in kleineren Strukturen. A16 verändert auch, wie Energie und Signale innerhalb des Chips verteilt werden.

Mehr Leistung oder weniger Strom als bei N2P

Im Vergleich zum verbesserten 2-nm-Prozess N2P nennt TSMC beziehungsweise die zugehörigen technischen Berichte folgende Zielwerte:

• 8–10 Prozent mehr Geschwindigkeit bei gleicher Leistungsaufnahme
• 15–20 Prozent weniger Leistungsaufnahme bei gleicher Geschwindigkeit
• 8–10 Prozent höhere Chipdichte, einschließlich Logik und SRAM

Diese Zahlen beschreiben den Vergleich von Fertigungsplattformen unter bestimmten Testbedingungen. Sie sind keine Garantie dafür, dass jeder spätere A16-Chip automatisch 10 Prozent schneller ist oder 20 Prozent weniger Energie benötigt. Das tatsächliche Ergebnis hängt unter anderem von Architektur, Bibliotheken, Designregeln, Spannung, Kühlung, Gehäuse und Arbeitslast ab.

Auch die Angabe zur Chipdichte bedeutet nicht, dass jeder fertige Prozessor exakt um 8–10 Prozent kleiner wird. Sie beschreibt vielmehr die zusätzliche Dichte, die ein Entwickler nutzen kann – etwa für mehr Rechenlogik, größere Cache-Speicher, zusätzliche Schnittstellen oder einen kleineren Chip. Welche Variante sinnvoll ist, hängt von den Prioritäten des jeweiligen Produkts ab.

Warum A16 besonders für KI und HPC gedacht ist

Das wichtigste Zielsegment des A16 sind leistungsstarke Logikchips, insbesondere KI-Beschleuniger und Prozessoren für High-Performance Computing (HPC). Dazu zählen etwa Rechenzentrums- und Serverchips. Diese Produkte benötigen nicht nur möglichst viele Transistoren, sondern auch eine sehr leistungsfähige Stromversorgung, hohe Interconnect-Bandbreite und ausgeklügelte Kühlung.

Ein Prozess, der lediglich die Transistordichte erhöht, aber Verdrahtungs- und Stromprobleme ungelöst lässt, bringt auf Systemebene womöglich weniger als erwartet. SPR setzt genau an diesem Engpass an. Die zusätzlichen Möglichkeiten können je nach Produkt in mehr Rechenleistung, niedrigeren Verbrauch oder mehr Funktionen auf ähnlicher Chipfläche umgesetzt werden.

Für Rechenzentren ist das entscheidend: Die Leistung eines KI-Beschleunigers wird nicht allein durch seine Rechenwerke bestimmt. Stromkosten, Kühlaufwand und die Geschwindigkeit, mit der Daten innerhalb des Pakets bewegt werden können, sind ebenso wichtig.

A16 als Brücke zu A14

In TSMCs Roadmap liegt A16 zwischen der N2- beziehungsweise N2P-Generation und dem 1,4-nm-Knoten A14. Für A14 ist die Volumenproduktion nach bisherigen Berichten für 2028 vorgesehen.

A16 übernimmt damit eine strategische Übergangsfunktion. TSMC führt die Nanosheet-Plattform weiter, ergänzt sie aber um rückseitige Stromversorgung, bevor mit A14 die nächste größere Prozessgeneration folgt. Für große KI-Designs ist diese Änderung an Stromversorgung und Chipaufbau möglicherweise wichtiger als die reine Zahl im Knotennamen.

Beim Zeitplan gab es im Jahr 2026 widersprüchliche Berichte. Einige Meldungen sprachen von einer Verschiebung auf 2027, während spätere Berichte und technische Unterlagen weiterhin eine Produktion in der zweiten Jahreshälfte beziehungsweise im vierten Quartal 2026 nannten. Die vorsichtigste Einordnung lautet daher: Das vierte Quartal 2026 bleibt das berichtete Ziel, eine bereits garantierte kommerzielle Produktion ist daraus nicht abzuleiten.

TSMC gegen Samsung und Intel

Samsung Foundry soll das Ziel für die Serienproduktion seines 1,4-nm-Prozesses SF1.4 von 2027 auf 2029 verschoben haben. Stattdessen konzentriert sich das Unternehmen zunächst stärker auf die Weiterentwicklung seiner SF2-Familie, Ausbeute und Fertigungsstabilität. Das würde TSMC mehr Zeit geben, A16 hochzufahren und anschließend A14 voranzubringen.

Intel bleibt dennoch ein wichtiger Wettbewerber. Mit 18A und dem geplanten 14A arbeitet das Unternehmen ebenfalls an modernen Fertigungsprozessen und rückseitiger Stromversorgung. Ein direkter Vergleich allein anhand der Bezeichnungen „1,6 nm“, „1,4 nm“ oder „18A“ ist jedoch nicht sinnvoll. Die Knotennamen sind zwischen Foundries nicht einheitlich definiert.

Entscheidender sind Ausbeute, Designbibliotheken, Kundenqualifizierung, Kosten, Packaging und die tatsächlich gelieferte Leistung eines fertigen Chips. A16 verbessert TSMCs Position auf der Roadmap, beweist aber nicht automatisch einen Vorsprung vor Intel in jeder technischen oder wirtschaftlichen Kategorie. Ausschlaggebend wird sein, ob Kunden damit zuverlässige Produkte in großer Stückzahl fertigen können.

Milliarden für zusätzliche Kapazität

Auch TSMCs Ausbaupläne gehören zur A16-Geschichte. Berichten zufolge hat der Verwaltungsrat ein Investitionsvolumen von rund 29,4425 Milliarden US-Dollar für zusätzliche Kapazitäten bei fortschrittlichen Prozessen und beim Advanced Packaging genehmigt. Das Geld soll außerdem in die Modernisierung ausgereifter und spezialisierter Prozesse sowie in neue Werke fließen.

Separat wurde TSMCs Investitionsplanung für 2026 laut Berichten auf 60 bis 64 Milliarden US-Dollar angehoben. Darin spiegeln sich weitere Ausgaben für moderne Fertigung und fortschrittliche Gehäusetechnologien wider.

Beide Angaben sollten nicht als reiner Preis des A16 verstanden werden. Sie beziehen sich auf größere Infrastruktur- und Kapazitätsprogramme, die mehrere Prozessgenerationen und Packaging-Technologien unterstützen.

CoWoS könnte wichtiger sein als der Prozessknoten

Bei KI-Chips endet die Fertigung nicht mit dem Wafer. Der Rechenchip muss mit High-Bandwidth Memory (HBM), Substraten, Interposern sowie Montage- und Testprozessen zu einem vollständigen Paket verbunden werden. TSMCs fortschrittliche CoWoS-Verpackung – kurz für Chip on Wafer on Substrate – soll angesichts der starken KI-Nachfrage weiterhin vollständig ausgelastet sein.

Branchenberichte besagen, dass ein Teil der Backend-Verpackung für gemeinsame Kunden auf Intels Anlagen in Malaysia ausgewichen sein könnte. Das wäre eine begrenzte Reaktion auf den Kapazitätsengpass, aber kein Beleg dafür, dass TSMC seine zentrale CoWoS-Technologie oder die gesamte Fertigungsbasis an Intel übertragen hätte.

Der Vorgang zeigt, warum ein führender Fertigungsprozess allein nicht garantiert, dass KI-Hardware schnell bei Kunden ankommt. Ein moderner Logik-Wafer kann weiterhin an fehlender Packaging-Kapazität, HBM, Substraten oder Testkapazitäten hängen. TSMC soll zudem gemeinsam mit Partnern an einem Packaging-Ansatz arbeiten, der Intels EMIB ähnelt.

Die Chipindustrie setzt stärker auf Zusammenarbeit unter Rivalen

A16 steht damit für einen größeren Wandel in der Halbleiterbranche. Moderne KI-Systeme hängen von einem Netzwerk aus Foundries, Speicherherstellern, Substratproduzenten, Packaging-Anbietern und regional verteilten Fertigungsstandorten ab.

Das schafft Raum für Wettbewerb und Spezialisierung zugleich. TSMC bleibt zentral bei moderner Logikfertigung und CoWoS, während Intel mit eigenen Prozessen und alternativen Packaging-Kapazitäten konkurriert. Malaysia, Taiwan und weitere Standorte können unterschiedliche Teile der Backend-Kette übernehmen.

Dass einzelne Verpackungsaufträge zwischen Rivalen verschoben werden, bedeutet daher nicht, dass der Wettbewerb verschwindet. Es zeigt vielmehr, wie stark die KI-Nachfrage die gesamte Lieferkette belastet.

Für A16-Kunden zählt am Ende deshalb nicht nur der kleinste angekündigte Knoten. Entscheidend ist, ob TSMC qualifizierte Wafer, geeignete Designwerkzeuge, stabile Ausbeuten und genügend Advanced Packaging liefern kann, damit komplette KI-Systeme in großem Maßstab ausgeliefert werden.