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AMD EPYC 9006 „Venice“: 256 Kerne, 2 nm und ein neues Kapitel im KI-Rechenzentrum

AMD hat auf der Advancing AI 2026 die EPYC 9006 Serie „Venice“ vorgestellt – die erste x86 Server CPU in 2 nm Volumenproduktion bei TSMC, mit bis zu 256 Zen 6c Kernen und 512 Threads im Flaggschiff Modell. Vier Varianten wurden angekündigt: SP7 (Q4 2026, Hochdichte), SP8 (H1 2027, Mainstream), Venice X (H2 2027, 3D...

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AMD hat auf der Advancing AI 2026 die EPYC 9006 Serie „Venice“ vorgestellt – die erste x86 Server CPU in 2 nm Volumenproduktion bei TSMC, mit bis zu 256 Zen 6c Kernen und 512 Threads im Flaggschiff Modell.
Vier Varianten wurden angekündigt: SP7 (Q4 2026, Hochdichte), SP8 (H1 2027, Mainstream), Venice X (H2 2027, 3D V Cache) und LP/Verano (H2 2027, stromsparend).
Der Helios Rack liefert 2,9 EFLOPS (FP4) pro Rack und kombiniert 18 Venice CPUs mit 72 MI455X GPUs.

Conceptual rendering of AMD's EPYC 9006 Venice server processor on a futuristic circuit board — Search & fact-check with cited sources for What did AMD announce at its Advancing AI 2026 keynote regarding the EPYC 9006 "Venice" server prAMD's EPYC 9006 'Venice' is the first x86 server CPU to reach volume production on TSMC's 2nm process node.
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Create a landscape editorial hero image for this Studio Global article: Search & fact-check with cited sources for What did AMD announce at its Advancing AI 2026 keynote regarding the EPYC 9006 "Venice" server pr. Article summary: Here is a comprehensive, source-by-source breakdown of everything AMD announced about the EPYC 9006 "Venice" family at the Advancing AI 2026 keynote on July 22–23, 2026 in San Francisco.. Topic tags: general, general web, user generated. Style: premium digital editorial illustration, source-backed research mood, clean composition, high detail, modern web publication hero. Use reference image context only for broad subject, composition, and topical grounding; do not copy the exact image. Avoid: logos, brand marks, copyrighted characters, real person likenesses, fake screenshots, UI text, readable text, watermarks, charts with fake numbers, clickbait thumbnails,
openai.com

Auf seiner Advancing-AI-2026-Keynote in San Francisco (22.–23. Juli 2026) hat AMD die sechste Generation seiner EPYC-Serverprozessorfamilie offiziell vorgestellt – den EPYC 9006, Codename „Venice“. Der Vortrag war ein Rundumschlag: Vom Fertigungsverfahren und der Architektur über vier verschiedene Varianten, teils aggressive Leistungsansprüche gegenüber Nvidia und Intels CPUs bis hin zur Rolle des Chips als Recheneinheit des neuen Helios-Rack-Systems – das, wie AMD betont, bereits an Microsoft und andere Hyperscaler ausgeliefert wird. Hier ist eine Zusammenfassung der Ankündigungen, gestützt auf offizielle Quellen und Branchenberichte.

Fertigung und Architektur

Die EPYC-9006-„Venice“-Familie ist der erste x86-Serverprozessor, der in Volumenproduktion bei TSMC im 2-nm-Verfahren gefertigt wird . Er basiert auf zwei Kernarchitekturen: (Standard, hochtakbare Kerne) und (kompakte, auf hohe Dichte optimierte Kerne) . Das Flaggschiff integriert rund , wobei die Rechen-Chiplets in 2 nm und der I/O-Die in 6 nm gefertigt werden .

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Quellen

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Vier Varianten wurden angekündigt: SP7 (Q4 2026, Hochdichte), SP8 (H1 2027, Mainstream), Venice X (H2 2027, 3D V Cache) und LP/Verano (H2 2027, stromsparend).
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Spezifikation	Details
Max. Kerne / Threads	256 Zen-6c-Kerne / 512 Threads oder 96 Zen-6-Kerne mit bis zu 5,0 GHz
Max. L3-Cache (Standard)	Bis zu 512 MB (Basis-Konfiguration mit Zen 6c)
Max. L3-Cache (Venice-X)	Bis zu 1152 MB mit 3D V-Cache
Speicherbandbreite	Bis zu 1,6 TB/s über 16 Speicherkanäle
Speichertypen	DDR5-8000 und MRDIMM-12800 der zweiten Generation (12.800 MT/s)
PCIe	Erste Server-CPU mit PCIe Gen 6 (64 GT/s) und CXL 3.1
TDP	Bis zu 600 Watt

Variante	Sockel	Max. Kerne (Zen 6c)	Speicher / I/O	Ziel-Workload	Verfügbarkeit
EPYC 9006 SP7	SP7	Bis zu 256 Zen 6c / 96 Zen 6	16-Kanal DDR5-8000 / MRDIMM-12800, PCIe Gen 6	Hochdichte KI-Agenten-Ausführung, HPC	Q4 2026
EPYC 9006 SP8	SP8	8 bis ~192 Zen 6c	8-Kanal DDR5, 128 PCIe-Gen-6-Lanes	Mainstream-Unternehmensserver	H1 2027
EPYC 9006X SP7 (Venice-X)	SP7	Bis zu 96 Kerne + 3D V-Cache	16-Kanal MRDIMM-12800 / DDR5-8000; bis zu 1152 MB L3-Cache	HPC, KI-Vorverarbeitung, cache-sensitive Workloads	H2 2027
EPYC 9006 LP / Verano	SP7 (niedrige Leistung)	Bis zu 72 Zen 6c	Stromsparendes DDR5 / LPDDR5X	KI-Host-Knoten, leistungsbegrenzte Racks	H2 2027

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Quellen

Flaggschiff-Modell: Kerne, Cache und Schlüsselspezifikationen

Die vier geplanten Varianten

Leistungsansprüche vs. Nvidia Vera und AMD Turin

Venice im Helios-Rack-System