TSMCs 50x-Wette auf Silizium-Photonik: Wie COUPE bis 2028 KI-Rechenzentren umkrempeln wird

Die Kapazitätsziele: Von 500 auf 25.000 Wafer pro Monat

Der Expansionsplan ist klar gestaffelt. Laut aktuellen Berichten von Commercial Times und TrendForce steigt TSMCs PIC-Kapazität von heute rund 500 Wafern pro Monat auf 10.000 Wafer pro Monat bis zum zweiten Quartal 2026. Bis zum vierten Quartal 2026 sind es 15.000, und für 2028 lautet das Ziel mindestens 25.000 Wafer pro Monat ^MTT.

Bei geschätzten 648 Chips pro Wafer ergäbe die Produktion von 2028 eine Jahresmenge von rund 194 Millionen PIC-Chips bei Volllast ^T1. Zum Vergleich: Die derzeitige Kapazität von ~500 Wafern pro Monat bringt es auf etwa 4 Millionen Chips pro Jahr ^T.

Schlüsselkunden: NVIDIA und Broadcom an der Spitze

NVIDIA und Broadcom gelten als die ersten Hauptkunden für die COUPE-Massenproduktion; Berichten zufolge liegen bereits Bestellungen vor ^MAE. Angesichts der begrenzten PIC-Produktion in der Anfangsphase (2026–2027) werden diese beiden Unternehmen voraussichtlich den Großteil der frühen Ausbeute erhalten ^T.

NVIDIA sichert sich seine optische Lieferkette aggressiv ab. Im März 2026 investierte das Unternehmen insgesamt 4 Milliarden US-Dollar (je 2 Milliarden) in Lumentum und Coherent und sicherte sich damit mehrjährige Einkaufsverpflichtungen für Hochleistungs-Laserchips und fortschrittliche optische Materialien ^EL. NVIDIA plant, noch in der zweiten Jahreshälfte 2026 COUPE-basierte Switches einzusetzen, darunter Spectrum-X Ethernet-Photonik-Switches, die auf TSMCs SoIC-Technologie aufbauen ^R.

Die Technologie: COUPE + SoIC-X

COUPE ist im Kern eine Verpackungsinnovation. Es nutzt TSMCs fortschrittliche SoIC-X-Technologie (System on Integrated Chips), um einen elektronischen Schaltkreis (EIC) direkt über einem photonischen Schaltkreis (PIC) zu stapeln – verbunden durch hybride Kupfer-zu-Kupfer-Bonds ^STS. Der EIC wird in einem 65-nm-Prozess gefertigt, während der PIC die optische Signalverarbeitung übernimmt ^SS.

Diese heterogene Integration ist der entscheidende Vorteil. Durch die Verbindung der elektronischen und photonischen Chips mit einem Abstand von wenigen Mikrometern erreicht COUPE laut TSMC eine 5- bis 10-fach bessere Energieeffizienz, 10- bis 20-fach geringere Latenz und eine kompaktere Bauweise im Vergleich zu herkömmlichen steckbaren optischen Modulen ^T.

Der Ansatz zieht ein wachsendes Ökosystem an. TSMC arbeitet mit den EDA-Tool-Anbietern Ansys, Synopsys und Cadence zusammen, um das photonic Design zu unterstützen. Himax wurde als exklusiver Lieferant von Mikrolinsen-Arrays für die ersten beiden COUPE-Generationen bestätigt ^SLM.

Der CPO-Markt erreicht 2026 den Wendepunkt

2026 wird branchenweit als das Jahr beschrieben, in dem Co-Packaged Optics (CPO) von Pilotprojekten zur kommerziellen Massenproduktion übergeht ^HG. Mehrere Marktforschungsberichte bestätigen diesen Zeitplan: Der CPO-Markt wird für 2026 auf 2,2 bis 4,2 Milliarden US-Dollar geschätzt, mit einer prognostizierten durchschnittlichen jährlichen Wachstumsrate von 25–35 % bis 2031 ^G. IDTechEx prognostiziert, dass der Markt bis 2036 die 20-Milliarden-Dollar-Marke überschreiten wird, bei einer jährlichen Wachstumsrate von 37 % ^I.

KI-Rechenzentren sind der Haupttreiber. NVIDIAs Spectrum-6 Ethernet-Switch, auf der CES 2026 vorgestellt, erreicht eine aggregierte Bandbreite von 409,6 Tbps mit integrierten Silizium-Photonik-Modulen und senkt den Stromverbrauch der Verbindungen um das Fünffache im Vergleich zur Vorgängergeneration ^M. Auch Broadcom und Marvell entwickeln CPO-Plattformen für 1,6 Tbps und mehr ^AP.

Die Energieeffizienz ist überzeugend. Herkömmliche Kupfer- und Stecksysteme verbrauchten Anfang 2025 noch 12–15 Pikojoule pro Bit. Neue CPO-Systeme von Broadcom und NVIDIA arbeiten mit 5 pJ/Bit oder weniger, und die Roadmap sieht Werte unter 1 pJ/Bit vor ^MF.

Herausforderungen: Ausbeute und Verpackungsengpässe

Der Expansionsplan birgt erhebliche Risiken. Berichten zufolge liegt die Ausbeute beim SoIC-Stapeln in der frühen Produktion bei hypothetischen ~50 %. Das würde die Anzahl der fertigen optischen Module im Vergleich zu den rohen PIC-Chips effektiv halbieren ^T1. Rechnet man weitere Verluste in der nachgelagerten Montage hinzu, könnten die tatsächlichen Auslieferungen optischer Module deutlich niedriger ausfallen – geschätzt 39 Millionen Einheiten bei aktueller Kapazität, steigend auf 486 Millionen beim Ziel für 2028, verglichen mit 194 Millionen rohen Chips ¹.

Die fortschrittliche Verpackungskapazität selbst ist ein Engpass. TSMCs CoWoS (Chip-on-Wafer-on-Substrate)-Kapazität ist bis Ende 2026 ausverkauft. CEO C.C. Wei hat öffentlich eingeräumt, dass CoWoS extrem knapp bleibt ^O. TSMC prognostiziert ein jährliches Wachstum der CoWoS-Kapazität von über 80 % von 2022 bis 2027, doch die Silizium-Photonik konkurriert nun um denselben Komplex fortschrittlicher Verpackungen – CoWoS und SoIC –, der bereits durch die Integration von GPUs und HBM belastet ist ^TB. Branchenanalysten bezeichnen TSMCs Silizium-Photonik-Kapazität als den nächsten wahrscheinlichen KI-Engpass in der Lieferkette nach CoWoS ^MB.

Zusammenfassung: TSMCs PIC-Kapazitäts-Fahrplan

Das Fazit

TSMC vollzieht einen historisch aggressiven Kapazitätsausbau bei Silizium-Photonik, gestützt auf die COUPE/SoIC-X-Plattform und befeuert durch die Nachfrage aus KI-Rechenzentren. Der Anstieg von 500 auf 25.000 Wafer pro Monat in weniger als drei Jahren entspricht einer 50-fachen Steigerung und hat weitreichende Auswirkungen auf die gesamte KI-Hardware-Lieferkette. Die größten kurzfristigen Risiken bleiben jedoch die Reife der Fertigungsausbeute – insbesondere SoIC-Stapelausbeuten um die 50 % – und der allgemeine Engpass bei fortschrittlichen Verpackungen ^MHTM.

Gelingt dieser Schritt, festigt TSMC seine Rolle als zentrale Foundry für die Verbindungstechnologie des KI-Zeitalters und baut seine Dominanz über Logik und fortschrittliche Verpackung hinaus auch auf den optischen Bereich aus.