Dies ist eine Strategie zur Lieferketten-Diversifizierung, keine Abkehr. Der trainingsfokussierte TPU 8t behält Berichten zufolge TSMCs CoWoS-S . Intel würde etwa die Hälfte von Googles prognostiziertem Gesamtvolumen von rund 6 Millionen TPUs für 2027–2028 übernehmen . Der Schritt ist auch ein bedeutender Foundry-Erfolg für Intel und ein Signal, dass sein Advanced Packaging für einen der größten Hyperscaler glaubwürdig ist. Dies geschieht zeitgleich mit Nvidias Evaluierung von Intels 18A-Prozess und EMIB-Packaging für die nächste GPU-Generation .

Technische Vorteile von EMIB-T gegenüber CoWoS

Standard-EMIB wird seit Jahren in Intels FPGAs und Sapphire-Rapids-Xeons eingesetzt, aber es fehlte an der Leistungsversorgung und den Reticle-Skalierungsmöglichkeiten für leistungsstarke KI-Beschleuniger. EMIB-T löst dies, indem es Through-Silicon-Vias (TSVs) direkt in die eingebetteten Brücken integriert, was eine vertikale Stromversorgung und HBM4-Kompatibilität ermöglicht . Zu den wichtigsten architektonischen Vorteilen gehören:

• Kein großer Silizium-Interposer – EMIB bettet nur dort kleine Brücken ein, wo Die verbunden werden müssen, was Materialkosten spart und die Struktur vereinfacht .
• Bessere Anpassung an thermische Ausdehnung – Ohne einen großen Interposer, der sich über das gesamte Package erstreckt, werden Fehlanpassungen des Wärmeausdehnungskoeffizienten reduziert .
• Größere Reticle-Skalierung – EMIB-T skaliert über das ~3,3-fache Reticle-Limit von CoWoS-S hinaus. Bernstein-Analysten schätzen, dass EMIB-T größere Package-Größen unterstützt als aktuelle CoWoS-Angebote . Intel hat angegeben, dass EMIB im Jahr 2024 das 6-fache unterstützte und für 2026 das 8-fache und bis 2028 das 12-fache anstrebt .
• Höhere theoretische Ausbeute pro Interposer – Da die Brücken klein und lokalisiert sind, führt ein Defekt in einer Brücke nicht zum Ausschuss des gesamten Interposers, wie es bei CoWoS mit seinem großen monolithischen Interposer passieren kann .
• Verfügbare Kapazität – Intels EMIB-Produktionslinien sind noch nicht voll ausgelastet, während jeder große CoWoS-Slot bis 2027 vorab verkauft ist .

Der Nachteil: CoWoS bleibt bei maximaler Bandbreitendichte und HBM-Nähe für die anspruchsvollsten KI-Designs führend . EMIB-T schließt die Lücke, hat das obere Ende aber noch nicht übertroffen.

Maßstab, Ausbeute und die 8-Punkte-Lücke

Der Deal, über den The Information berichtete und der von Morgan Stanley bestätigt wurde, beinhaltet, dass Google über 3 Millionen TPU-Einheiten für die Produktion im Jahr 2028 bucht . Das ist die Herausforderung: Intel muss eine Technologie liefern, die in diesem Maßstab noch nie für einen externen Kunden eingesetzt wurde.

Die Ausbeute ist der entscheidende Spannungsfaktor. Ming-Chi Kuo wies als erster darauf hin, dass Intels EMIB-T-Packaging in der technischen Verifizierung für den Humufish-TPU eine ~90-prozentige Ausbeute erreicht hat . Der Massenproduktionsstandard liegt jedoch bei ~98 %, was eine kritische Lücke von 8 Prozentpunkten bedeutet . Zum Vergleich: TSMCs Ausbeuteziel für sein 5,5-faches CoWoS-Reticle im Jahr 2026 beginnt bei 98 % . Eine Ausbeute von 90 % bedeutet, dass 1 von 10 zusammengebauten Modulen Ausschuss ist; bei 98 % sinkt dies auf 1 von 50 .

Weitere Herausforderungen sind:

• Ausführungsrisiko: Intels Corporate VP John Pitzer gab zu, dass frühere Erwartungen an den Packaging-Hochlauf für 2025 „zu optimistisch" waren . Das Unternehmen lagert zudem einen Teil der EMIB-Produktion an Amkors Anlage in Südkorea aus .
• Zeitplan: Das Tape-out des Humufish-TPU ist für ~Ende 2026 geplant, mit Produktionsmustern in der zweiten Jahreshälfte 2027 .
• Mengenhochlauf: Intels 18A-Knotenkapazität soll sich bis 2028 verdoppeln, und die Intel-3-Fab-Kapazität in Irland wird im gleichen Zeitraum um 80 % wachsen .

Der ironische Widerspruch: Diamond Rapids

Der auffälligste Aspekt dieser Geschichte ist, dass Intel Google als externen EMIB-Kunden gewinnt, während es seine eigene Xeon-Plattform von EMIB wegführt. Intels nächster Server-Chip, Diamond Rapids (192 Kerne, für 2026–2027 geplant), wird voraussichtlich eine UCIe-Die-to-Die-Verbindung über ein standardmäßiges organisches Substrat anstelle von EMIB verwenden . Auf der ISSCC demonstrierte Intel eine UCIe-S-Verbindung über ein Standard-Organiksubstrat mit hohen Datenraten und erreichte eine 3-mal höhere Datenrate und eine 2,8-mal höhere Bandbreitendichte als ein vergleichbares 3-nm-Design .

Das bedeutet:

• Sapphire Rapids (2023) und Granite Rapids verwendeten EMIB, um Compute-Die miteinander zu verbinden.
• Diamond Rapids wird voraussichtlich einen einfacheren, kostengünstigeren UCIe-over-Substrate-Ansatz verwenden, der die Komplexität und die Kosten von EMIB vermeidet .
• Dennoch verkauft Intel genau diese EMIB-Technologie jetzt an Google als Premium-CoWoS-Alternative.

Dieser Widerspruch unterstreicht, dass das Wertversprechen von EMIB stark vom Anwendungsfall abhängt: Für Googles große KI-Beschleuniger löst es die Kapazitätsknappheit und bietet kosteneffiziente Skalierung. Für Intels eigene Xeons machen Fortschritte bei der organischen Substrat-Signalisierung über UCIe den eingebetteten Brückenansatz überflüssig und für Prozessoren mit hohen Stückzahlen zu teuer .

Dies ist eine Strategie zur Lieferketten-Diversifizierung, keine Abkehr. Der trainingsfokussierte TPU 8t behält Berichten zufolge TSMCs CoWoS-S . Intel würde etwa die Hälfte von Googles prognostiziertem Gesamtvolumen von rund 6 Millionen TPUs für 2027–2028 übernehmen . Der Schritt ist auch ein bedeutender Foundry-Erfolg für Intel und ein Signal, dass sein Advanced Packaging für einen der größten Hyperscaler glaubwürdig ist. Dies geschieht zeitgleich mit Nvidias Evaluierung von Intels 18A-Prozess und EMIB-Packaging für die nächste GPU-Generation .

Technische Vorteile von EMIB-T gegenüber CoWoS

Standard-EMIB wird seit Jahren in Intels FPGAs und Sapphire-Rapids-Xeons eingesetzt, aber es fehlte an der Leistungsversorgung und den Reticle-Skalierungsmöglichkeiten für leistungsstarke KI-Beschleuniger. EMIB-T löst dies, indem es Through-Silicon-Vias (TSVs) direkt in die eingebetteten Brücken integriert, was eine vertikale Stromversorgung und HBM4-Kompatibilität ermöglicht . Zu den wichtigsten architektonischen Vorteilen gehören:

• Kein großer Silizium-Interposer – EMIB bettet nur dort kleine Brücken ein, wo Die verbunden werden müssen, was Materialkosten spart und die Struktur vereinfacht .
• Bessere Anpassung an thermische Ausdehnung – Ohne einen großen Interposer, der sich über das gesamte Package erstreckt, werden Fehlanpassungen des Wärmeausdehnungskoeffizienten reduziert .
• Größere Reticle-Skalierung – EMIB-T skaliert über das ~3,3-fache Reticle-Limit von CoWoS-S hinaus. Bernstein-Analysten schätzen, dass EMIB-T größere Package-Größen unterstützt als aktuelle CoWoS-Angebote . Intel hat angegeben, dass EMIB im Jahr 2024 das 6-fache unterstützte und für 2026 das 8-fache und bis 2028 das 12-fache anstrebt .
• Höhere theoretische Ausbeute pro Interposer – Da die Brücken klein und lokalisiert sind, führt ein Defekt in einer Brücke nicht zum Ausschuss des gesamten Interposers, wie es bei CoWoS mit seinem großen monolithischen Interposer passieren kann .
• Verfügbare Kapazität – Intels EMIB-Produktionslinien sind noch nicht voll ausgelastet, während jeder große CoWoS-Slot bis 2027 vorab verkauft ist .

Der Nachteil: CoWoS bleibt bei maximaler Bandbreitendichte und HBM-Nähe für die anspruchsvollsten KI-Designs führend . EMIB-T schließt die Lücke, hat das obere Ende aber noch nicht übertroffen.

Maßstab, Ausbeute und die 8-Punkte-Lücke

Der Deal, über den The Information berichtete und der von Morgan Stanley bestätigt wurde, beinhaltet, dass Google über 3 Millionen TPU-Einheiten für die Produktion im Jahr 2028 bucht . Das ist die Herausforderung: Intel muss eine Technologie liefern, die in diesem Maßstab noch nie für einen externen Kunden eingesetzt wurde.

Die Ausbeute ist der entscheidende Spannungsfaktor. Ming-Chi Kuo wies als erster darauf hin, dass Intels EMIB-T-Packaging in der technischen Verifizierung für den Humufish-TPU eine ~90-prozentige Ausbeute erreicht hat . Der Massenproduktionsstandard liegt jedoch bei ~98 %, was eine kritische Lücke von 8 Prozentpunkten bedeutet . Zum Vergleich: TSMCs Ausbeuteziel für sein 5,5-faches CoWoS-Reticle im Jahr 2026 beginnt bei 98 % . Eine Ausbeute von 90 % bedeutet, dass 1 von 10 zusammengebauten Modulen Ausschuss ist; bei 98 % sinkt dies auf 1 von 50 .

Weitere Herausforderungen sind:

• Ausführungsrisiko: Intels Corporate VP John Pitzer gab zu, dass frühere Erwartungen an den Packaging-Hochlauf für 2025 „zu optimistisch" waren . Das Unternehmen lagert zudem einen Teil der EMIB-Produktion an Amkors Anlage in Südkorea aus .
• Zeitplan: Das Tape-out des Humufish-TPU ist für ~Ende 2026 geplant, mit Produktionsmustern in der zweiten Jahreshälfte 2027 .
• Mengenhochlauf: Intels 18A-Knotenkapazität soll sich bis 2028 verdoppeln, und die Intel-3-Fab-Kapazität in Irland wird im gleichen Zeitraum um 80 % wachsen .

Der ironische Widerspruch: Diamond Rapids

Der auffälligste Aspekt dieser Geschichte ist, dass Intel Google als externen EMIB-Kunden gewinnt, während es seine eigene Xeon-Plattform von EMIB wegführt. Intels nächster Server-Chip, Diamond Rapids (192 Kerne, für 2026–2027 geplant), wird voraussichtlich eine UCIe-Die-to-Die-Verbindung über ein standardmäßiges organisches Substrat anstelle von EMIB verwenden . Auf der ISSCC demonstrierte Intel eine UCIe-S-Verbindung über ein Standard-Organiksubstrat mit hohen Datenraten und erreichte eine 3-mal höhere Datenrate und eine 2,8-mal höhere Bandbreitendichte als ein vergleichbares 3-nm-Design .

Das bedeutet:

• Sapphire Rapids (2023) und Granite Rapids verwendeten EMIB, um Compute-Die miteinander zu verbinden.
• Diamond Rapids wird voraussichtlich einen einfacheren, kostengünstigeren UCIe-over-Substrate-Ansatz verwenden, der die Komplexität und die Kosten von EMIB vermeidet .
• Dennoch verkauft Intel genau diese EMIB-Technologie jetzt an Google als Premium-CoWoS-Alternative.

Dieser Widerspruch unterstreicht, dass das Wertversprechen von EMIB stark vom Anwendungsfall abhängt: Für Googles große KI-Beschleuniger löst es die Kapazitätsknappheit und bietet kosteneffiziente Skalierung. Für Intels eigene Xeons machen Fortschritte bei der organischen Substrat-Signalisierung über UCIe den eingebetteten Brückenansatz überflüssig und für Prozessoren mit hohen Stückzahlen zu teuer .