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Warum Jensen Huang Huaweis Tau Scaling lobt, aber TSMC nicht bedroht sieht
Jensen Huang bezeichnete Huaweis Tau Scaling am 28. Mai 2026 als Durchbruch für Huawei, jedoch nicht als Bedrohung für TSMC.
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Forschungsantwort
Wichtige Erkenntnisse
- Jensen Huang bezeichnete Huaweis Tau Scaling am 28. Mai 2026 als Durchbruch für Huawei, jedoch nicht als Bedrohung für TSMC.
- Der Ansatz verlagert den Schwerpunkt von kleineren Transistoren auf kürzere Signalwege durch 3D Strukturen, Chip Stacking und fortschrittliche Verbindungen.
- Ein für Herbst 2026 geplanter Kirin Chip mit LogicFolding soll erste praktische Hinweise liefern.
KI-Prompt
openai.comCreate a landscape editorial hero image for this Studio Global article: What did NVIDIA CEO Jensen Huang say during his May 28, 2026 visit to Taiwan about Huawei’s newly proposed Tau (τ) Scaling Law—particularly. Article summary: Huang’s reported message was essentially: Huawei’s Tau approach is “a breakthrough for Huawei,” but it is “not a threat to TSMC,” because it is an alternative use of 3D integration rather than a new replacement for leadi. Topic tags: general, general web, news, user generated. Style: premium digital editorial illustration, source-backed research mood, clean composition, high detail, modern web publication hero. Use reference image context only for broad subject, composition, and topical grounding; do not copy the exact image. Avoid: logos, brand marks, copyrighted characters, real person likenesses, fake screenshots, UI text, readable text, watermarks, charts wi
Jensen Huangs Einschätzung zu Huaweis neuem Chip-Ansatz war eher nüchtern als abweisend: Das Tau Scaling Law sei ein bedeutender Durchbruch für Huawei, stelle derzeit aber keine Bedrohung für TSMC dar. Der Grund: Huawei nutzt eine vielversprechende Form der 3D-Integration für ein Problem, an dem TSMC und andere Halbleiterhersteller bereits seit Jahren arbeiten. 6
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Diese Einordnung ist wichtig, weil Huaweis Ankündigung teilweise so verstanden wurde, als habe das Unternehmen bereits eine Fertigung auf 2-, 1- oder 1,4-Nanometer-Niveau erreicht. Die bisher verfügbaren Informationen tragen eine deutlich engere Aussage: Huawei hat eine Architektur vorgeschlagen, die effektive Chipdichte und Signalgeschwindigkeit verbessern soll, ohne allein auf eine weitere Verkleinerung der Strukturbreiten zu setzen. Ob das Konzept bei Leistung, Ausbeute, Wärmeentwicklung und Kosten im großen Maßstab überzeugt, muss es noch zeigen. 1
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Was Huaweis Tau Scaling verändern soll
Bei der klassischen Halbleiterskalierung geht es vor allem darum, Transistoren kleiner zu machen. Huaweis Tau Scaling verschiebt den Fokus dagegen auf die Zeit, die Signale für ihren Weg durch Bauelemente, Schaltungen, Chips und ganze Systeme benötigen. Das griechische Zeichen τ steht dabei für diese Verzögerungszeit. 2
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Die dazu vorgestellte Technik LogicFolding ordnet Schaltungen, die traditionell in einer flachen zweidimensionalen Struktur angelegt werden, in stärker vertikal integrierten Strukturen an. Logik-, Analog- und Speicherfunktionen sollen dadurch näher zusammenrücken. Kürzere kritische Signalwege könnten die effektive Dichte erhöhen und die Kommunikation innerhalb des Chips beschleunigen, ohne dass dafür zwingend ein neuer Fertigungsknoten erforderlich ist. 1
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Berichte zu Huangs Aussagen beschreiben außerdem den Einsatz von Chiplet-Stacking und Hybrid Bonding. Damit könnte sich die Zahl der Transistoren in einem Chip nach Huaweis Ansatz potenziell verdoppeln, verdreifachen oder sogar vervierfachen, ohne die Leitungsbreiten der Halbleiterfertigung weiter zu verkleinern. Dabei handelt es sich um berichtete Möglichkeiten des Konzepts – nicht um unabhängig bestätigte Ergebnisse eines bereits ausgelieferten Produkts. 6
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Warum Huang von einem Durchbruch für Huawei spricht
Für Huawei ist der Ansatz nicht nur technisch, sondern auch strategisch interessant. Eine Architektur, die aus vorhandenen Fertigungsprozessen mehr Leistung oder Dichte herausholt, könnte dem Unternehmen einen zusätzlichen Entwicklungspfad eröffnen, während der Zugang zu bestimmten modernen Chipfertigungswerkzeugen eingeschränkt bleibt. Huawei hat erklärt, dass seine High-End-Chips bis 2031 eine Transistordichte erreichen könnten, die einem 1,4-Nanometer-Prozess entspricht. 4
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Gelingt dieses Ziel, wäre das durchaus bedeutend. Es würde zeigen, dass Chiparchitektur, Verbindungen und Gehäusetechnik die klassische Transistorskalierung ergänzen können, wenn die physische Verkleinerung schwieriger oder weniger zugänglich wird.
„1,4-Nanometer-Äquivalent“ bedeutet allerdings nicht, dass Huawei Transistoren in einem echten 1,4-Nanometer-Fertigungsprozess herstellt. Die Aussage bezieht sich auf eine vergleichbare Transistordichte. Nach den verfügbaren Berichten legte Huawei keine unabhängigen Leistungsdaten vor, die eine gleichwertige Gesamtleistung, Energieeffizienz, Ausbeute oder Zuverlässigkeit gegenüber einem führenden 1,4-Nanometer-Prozess belegen würden. 1
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Warum TSMC davon kurzfristig nicht bedroht ist
Huangs Vergleich bezog sich vor allem auf den technologischen Reifegrad und die Fähigkeit zur Umsetzung. TSMC entwickelt Die-Stacking, 3D-Integration und fortschrittliche Verpackungstechniken bereits seit Jahren als Ergänzung zur konventionellen Transistorskalierung. In den Berichten über seine Aussagen erklärte Huang, TSMC und Taiwan verfügten über verwandte Technologien seit ungefähr einem Jahrzehnt. 7
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Auch TSMC selbst zog eine ähnliche Trennlinie und bezeichnete Huaweis Vorschlag als „3-D scaling, not revolutionary“ – also als 3D-Skalierung, nicht als Revolution. Zugleich betonte das Unternehmen, dass fortschrittliche Packaging-Verfahren, Chip-Stacking und andere Integrationsmethoden neben weiteren Verbesserungen der Transistordichte immer wichtiger werden.
Das macht Huaweis Entwicklung nicht bedeutungslos. Es bedeutet vielmehr, dass LogicFolding nicht automatisch TSMCs Fertigungstechnologie oder dessen Produktionsökosystem ersetzt. TSMC kann kleinere Transistoren mit fortschrittlicher Verpackung kombinieren. Huawei stellt die vertikale Integration dagegen stärker als Alternative zur fortgesetzten geometrischen Verkleinerung heraus.
Die entscheidende Wettbewerbsfrage lautet deshalb nicht, ob 3D-Integration möglich ist. Entscheidend ist, wer ein komplettes System zuverlässig und wirtschaftlich entwerfen, fertigen, verbinden, testen und in großen Stückzahlen produzieren kann.
Die größten technischen Risiken liegen noch vor Huawei
Eine gestapelte Architektur kann Signalwege verkürzen, bringt aber zusätzliche technische Herausforderungen mit sich. Wärme muss aus einer dichteren Struktur abgeführt werden. Bonding- und Nachbearbeitungsschritte müssen hohe Ausbeuten erreichen, und das resultierende System muss sich zuverlässig prüfen und testen lassen. Auch EDA-Workflows, Wärmemanagement, Reparierbarkeit und die Massenproduktion können komplizierter werden, wenn mehr Funktionen vertikal integriert sind. 1
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Besonders wichtig ist daher, dass Huaweis nächster sichtbarer Meilenstein bislang ein Plan ist. Das Unternehmen hat angekündigt, dass für Herbst 2026 Kirin-Smartphonechips mit einer Tau-Scaling-Architektur namens LogicFolding vorgesehen sind. Berichten zufolge gibt es dafür jedoch noch keine unabhängig ermittelten Benchmark-Ergebnisse und keinen bestätigten Nachweis einer Produktion in hohen Stückzahlen. 3
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Worauf es jetzt ankommt
Der erste aussagekräftige Test wird sein, ob ein Kirin-Chip mit LogicFolding in einem realen Produkt messbare Vorteile liefert – und nicht nur in Architekturprojektionen. Besonders relevant wären unabhängige Benchmarks, Verbrauchsmessungen, die anhaltende thermische Leistung, Fertigungsausbeute und ein Beleg dafür, dass Huawei das Design in kommerziell relevanten Mengen herstellen kann.
Der längerfristige Prüfstein ist Huaweis Ziel für 2031. Selbst wenn eine Transistordichte auf 1,4-Nanometer-Äquivalenz erreicht wird, muss dieses Ergebnis getrennt von der Bezeichnung des Fertigungsknotens bewertet werden. Die Leistung eines Chips hängt von mehr ab als von der Zahl seiner Transistoren: Auch Signallaufzeiten, Speicherzugriffe, Stromversorgung, Kühlung, Software, Packaging-Qualität und Fertigungskonstanz spielen eine Rolle.
Fazit
Huangs Position lässt sich in einem Satz zusammenfassen: Huaweis Tau Scaling könnte ein großer nationaler beziehungsweise unternehmenseigener Durchbruch sein, weil es einen glaubwürdigen alternativen Weg zu höherer Chipdichte und schnelleren Signalwegen eröffnet. Eine kurzfristige Verdrängung von TSMCs führenden Fertigungs- und Packaging-Fähigkeiten ist daraus jedoch noch nicht abzuleiten. 6
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Die sachlichste Interpretation lautet daher nicht, dass Huawei bereits eine 2-, 1- oder 1,4-Nanometer-Fertigung beherrscht. Huawei hat vielmehr eine 3D-Architektur vorgeschlagen, die aus weniger fortschrittlichen Fertigungsprozessen mehr nutzbare Leistung und Dichte herausholen könnte. Nun muss das Unternehmen diese Strategie mit unabhängigen Ergebnissen und einer zuverlässigen Produktion im großen Maßstab belegen. 1
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Die Leute fragen auch
Wie lautet die kurze Antwort auf „Warum Jensen Huang Huaweis Tau Scaling lobt, aber TSMC nicht bedroht sieht“?
Jensen Huang bezeichnete Huaweis Tau Scaling am 28. Mai 2026 als Durchbruch für Huawei, jedoch nicht als Bedrohung für TSMC.
Was sind die wichtigsten Punkte, die zuerst validiert werden müssen?
Jensen Huang bezeichnete Huaweis Tau Scaling am 28. Mai 2026 als Durchbruch für Huawei, jedoch nicht als Bedrohung für TSMC. Der Ansatz verlagert den Schwerpunkt von kleineren Transistoren auf kürzere Signalwege durch 3D Strukturen, Chip Stacking und fortschrittliche Verbindungen.
Was soll ich als nächstes in der Praxis tun?
Ein für Herbst 2026 geplanter Kirin Chip mit LogicFolding soll erste praktische Hinweise liefern.