TSMC auf Rekordkurs: Wie der Chip-Gigant die KI-Zukunft mit CoPoS-Verpackungstechnologie neu definiert

In den ersten fünf Monaten 2026 summierte sich der Umsatz auf 1.961,80 Milliarden NT-Dollar (ca. 58 Milliarden Euro) – ein Plus von 30,0 Prozent im Vergleich zum Vorjahreszeitraum . Analysten hatten für das zweite Quartal mit einem Umsatzwachstum von 35 Prozent gerechnet, und die kombinierten April- und Mai-Zahlen lagen bereits bei einem Plus von etwa 24 Prozent, womit die Weichen für ein weiteres Rekordquartal gestellt sind .

Die Zahlen belegen unmissverständlich: Der weltweite Wettlauf um den Aufbau von KI-Infrastrukturen in Unternehmen ist ein mächtiger, anhaltender Rückenwind für den weltgrößten Auftragsfertiger von Chips .

Deutliche Warnung des CEOs: „Wir können nur so viel produzieren“

Auf der jährlichen Hauptversammlung des Unternehmens im taiwanesischen Hsinchu am 4. Juni 2026 setzte Chairman und CEO C.C. Wei den glänzenden Finanzergebnissen eine ernüchternde Prognose entgegen. Er warnte, dass das weltweite Chip-Angebot von TSMC noch für „sehr lange Zeit“ nicht in der Lage sein werde, die KI-getriebene Nachfrage zu decken, und dass die Produktionskapazität – und nicht nur die Auftragslage – der fundamentale Engpass sei .

„Wir arbeiten mit Hochdruck, aber die Nachfrage ist hoch und wir können nur so viel produzieren“, erklärte Wei seinen Aktionären. Er bestätigte, dass die Kapazitäten für fortschrittlichste Fertigungsprozesse effektiv ausverkauft sind und die Nachfrage um etwa 25 bis 30 Prozent über dem liegt, was TSMC derzeit liefern kann . Dieser strukturelle Mangel werde voraussichtlich auch dann fortbestehen, wenn in den nächsten Jahren neue Fertigungskapazitäten in den USA ans Netz gehen .

Preispolitik: Statt Gier setzt TSMC auf Berechenbarkeit für seine Kunden

Wei zog eine scharfe Trennlinie zwischen dem Vorgehen von TSMC und den aggressiven Preissprüngen in der Speicherchip-Industrie. Er schloss explizit aus, plötzliche und sprunghafte Preiserhöhungen wie bei Speicherbausteinen vorzunehmen, und begründete dies mit dem Bekenntnis zu langfristigen Kundenbeziehungen .

„Das ist nicht nachhaltig. Unser Fokus liegt darauf, langfristig Vertrauen aufzubauen“, so Wei, der das Geschäftsmodell von TSMC klar von einer Spotmarkt-Mentalität abgrenzte .

Das bedeutet jedoch nicht, dass die Preise stagnieren. Auf die direkte Frage, ob er die Preise erhöhen wolle, antwortete Wei: „Das würde ich gerne tun … wir müssen schließlich auch Geld verdienen“, und signalisierte damit, dass moderate Preisanpassungen auf dem Tisch liegen . Berichten zufolge plant TSMC für 2026 Preiserhöhungen von 5 bis 10 Prozent für seine fortschrittlichen Prozessknoten, bedingt durch inflationsbedingten Kostendruck bei Materialien, Ausrüstung und Fertigung .

Das Fazit: Die Preise von TSMC werden stetig und berechenbar steigen – nicht abrupt. Eine entscheidende Signalwirkung für die gesamte Elektronik-Lieferkette.

Der nächste große Sprung: Ein Blick in die CoPoS-Verpackungstechnologie

Jenseits des akuten Kapazitätsengpasses bereitet TSMC einen fundamentalen Wandel in der Montage der leistungsstärksten KI-Chips vor. Die nächste Generation der fortschrittlichen Verpackungstechnologie, CoPoS (Chip-on-Panel-on-Substrate) genannt, befindet sich auf einem beschleunigten Weg zur Massenproduktion in der zweiten Jahreshälfte 2028, so der renommierte Analyst Ming-Chi Kuo und mehrere Branchenberichte .

Was ist CoPoS?

CoPoS ist eine sogenannte „Fan-Out Panel-Level Packaging“-Lösung (FOPLP), die einen radikalen Bruch mit dem traditionellen runden 300-mm-Siliziumwafer bedeutet, der jahrzehntelang den Industriestandard bildete. Stattdessen werden für die Montage der Chips große, rechteckige Panels verwendet – in der aktuellen Phase typischerweise 310 mm × 310 mm .

Die technische Architektur basiert auf einem Glaskern-Substrat, auf dessen beiden Seiten Aufbauschichten aus ABF (Ajinomoto Build-up Film) aufgebracht werden. Die Chips selbst sitzen auf der Oberfläche dieser Schichten, wobei die Verbindungen über eine Umverdrahtungsschicht (Redistribution Layer, RDL) auf der Chipseite und die ABF-Schichten selbst hergestellt werden . Dieses Design ermöglicht enorm große, komplexe Gehäuse, die mit der aktuellen CoWoS-Technologie (Chip on Wafer on Substrate) physikalisch unmöglich sind.

Warum das für KI so wichtig ist

Der Wechsel von runden Wafern zu quadratischen Panels löst einen entscheidenden Fertigungsengpass für die nächste Generation von KI-Beschleunigern. Ein runder 300-mm-Wafer hat eine Flächenausnutzung von etwa 57 Prozent. Ein quadratisches Panel von 310 mm × 310 mm steigert die Nutzung auf über 87 Prozent und bietet damit mehr als die fünffache nutzbare Fläche .

Dies hat dramatische Auswirkungen auf den Ausstoß. Für einen großen Chip wie Nvidias GPU der B200-Klasse könnte ein Standard-CoWoS-Substrat etwa 4 Einheiten liefern. Dieselbe Fläche auf einem CoPoS-Panel kann zwischen 9 und 16 Einheiten produzieren, was die Fertigungsökonomie drastisch verbessert .

CoPoS ist explizit für extrem große Gehäuse konzipiert, die das 9,5-fache der Standard-Fotomaskengröße (Reticle) überschreiten – heterogene Systeme, die so groß sind, dass sie mit heutigen Werkzeugen schlicht nicht gebaut werden können . Dies sind die Chips, die für KI-Modelle des nächsten Jahrzehnts benötigt werden.

Ziel: Nvidias Feynman AI GPU

Mehrere Berichte, darunter die von Ming-Chi Kuo, sehen Nvidias Feynman AI GPU-Architektur der nächsten Generation als das wahrscheinlichste Debütprodukt für CoPoS . Während frühe Gerüchte kurzzeitig Intels nächste Chip-Generation nannten, identifiziert der aktuelle Konsens eindeutig Nvidia als den Hauptkunden .

Es wird erwartet, dass Nvidia die Feynman-Architektur mit TSMCs fortschrittlichem A16-Prozessknoten kombiniert, dessen Massenproduktion in der zweiten Jahreshälfte 2026 beginnen soll, für eine Chip-Einführung, die für 2028 anvisiert ist . Durch die frühzeitige Sicherung des Zugangs sowohl zum A16-Prozess als auch zur neuen CoPoS-Verpackung zementiert Nvidia einen mehrjährigen Wettbewerbsvorteil im Bereich der KI-Hardware und baut einen kaum einholbaren Burggraben auf .

Ein globaler Produktionszeitplan

Der Entwicklungszeitplan ist bereits in vollem Gange, mit parallelen Anstrengungen in Taiwan und den Vereinigten Staaten:

• Pilotlinie (Taiwan): Die CoPoS-Pilotlinie von TSMC wird in der Longtan-Anlage eingerichtet und von der Tochtergesellschaft VisEra betrieben. Die Lieferung von Werkzeugen an die F&E-Teams begann im Februar 2026, und die komplette Pilotlinie soll bis Juni 2026 abgeschlossen sein . Mit einer Testproduktion wird zwischen Ende 2026 und Anfang 2027 gerechnet, gefolgt von der Prozessvalidierung im Jahr 2028 .
• Volumenproduktion (Taiwan): Die Massenproduktion in TSMCs neuer Chiayi-Anlage soll zwischen der zweiten Jahreshälfte 2028 und 2029 hochgefahren werden .
• US-Expansion: TSMC plant eine eigene CoPoS-Verpackungsanlage in Arizona, mit dem Ziel der Vorproduktion Ende 2027 und der Volumenproduktion im Jahr 2029. Dies markiert eine strategische Wende, um den gesamten KI-Rechenstack auf US-amerikanischem Boden zu sichern .

Strategische Bedeutung

CoPoS ist nicht nur eine kostensparende Maßnahme; es ist eine defensive und offensive strategische Waffe zugleich. Es erweitert TSMCs überwältigende Führung in der fortschrittlichen Verpackungstechnologie, und Kuo schätzt, dass dieser Wettbewerbsvorteil bis etwa zum Jahr 2032 sichtbar bleiben wird . Für die KI-Industrie wird es eine völlig neue Klasse physikalisch größerer, leistungsfähigerer Beschleuniger jenseits der Grenzen der aktuellen Technologie erschließen und das Mooresche Gesetz auch im Zeitalter riesiger KI-Modelle weiterleben lassen.