TSMCs CoWoS-Engpass zwingt die KI-Chip-Lieferkette zum Umbau

Die Lieferkette für KI-Chips stößt inzwischen an eine ungewöhnliche Grenze: Nicht die Fertigung der Rechenchips auf dem Wafer ist zwingend der Engpass, sondern der nächste Schritt – die fortschrittliche Chipmontage. TSMCs CoWoS-Kapazitäten sollen trotz eines raschen Ausbaus bis 2027 vollständig ausgebucht sein. Branchenberichte zufolge könnten deshalb Backend-Aufträge für gemeinsame Großkunden teilweise an Intels Anlagen in Malaysia weitergereicht werden.

Das wäre strategisch bemerkenswert, bedeutet aber nicht, dass Intel TSMC bereits ersetzt. CoWoS ist weiterhin der etablierte Produktionsweg für viele große GPU- und ASIC-Designs mit High-Bandwidth Memory (HBM). Intels EMIB-T ist eine vielversprechende zweite Option – doch Substratversorgung, Qualifizierung und der Hochlauf in großen Stückzahlen müssen sich erst noch beweisen.

Warum die Verpackung zum Flaschenhals wird

Moderne KI-Beschleuniger verbinden hochentwickelte Logikchips mit HBM-Speicher in einem besonders dicht verdrahteten Gehäuse. CoWoS steht für „Chip on Wafer on Substrate“ und gehört zu den zentralen Technologien, mit denen diese Kombination hergestellt wird. Herkömmliche Gehäusetechnik erreicht die dafür nötige Dichte der Verbindungen nicht.

Damit wird das Package zu einem harten Produktionsfilter: Ein Logik-Chip kann bereits gefertigt sein und trotzdem nicht zu einem einsatzfähigen Beschleuniger werden, wenn HBM oder ein Platz in einer Advanced-Packaging-Linie fehlen. Eine Analyse von Epoch AI schätzt, dass NVIDIA, Google, AMD und Amazon 2025 zusammen mehr als 90 Prozent der weltweiten CoWoS- und HBM-Versorgung nach Wert beanspruchten, aber nur rund 12 Prozent der Fertigung fortschrittlicher Logikchips ausmachten. Das zeigt, warum die Zahl fertiger Logik-Dies allein wenig über die tatsächliche Verfügbarkeit kompletter KI-Chips aussagt.

Gemeldete Vorlaufzeiten von etwa 52 bis 78 Wochen sowie Buchungen bis ins Jahr 2027 verleihen dem Engpass eine mehrjährige Dimension. In der Praxis geht es damit um Zuteilung: Kunden, die Kapazitäten früh reservieren können, sind besser aufgestellt als kleinere oder später hinzukommende Anbieter – selbst wenn deren Rechenchips bereits bereitliegen.

TSMC baut aus – aber die Nachfrage läuft davon

Branchenprognosen veranschlagen TSMCs CoWoS-Kapazität Ende 2024 auf etwa 35.000 Waferstarts pro Monat. Bis Ende 2026 soll sie auf rund 120.000 bis 130.000 steigen. Das wäre ein erheblicher Ausbau. Dennoch wird der Markt weiterhin als angespannt beschrieben, weil die zusätzlichen Linien von der KI-Nachfrage schnell absorbiert werden.

Die Angaben sind nicht vollständig vergleichbar: Manche Schätzungen beziehen sich nur auf TSMC-CoWoS, andere rechnen CoWoS-ähnliche Verfahren oder ausgelagerte Verpackungskapazitäten hinzu. Morgan Stanley prognostizierte beispielsweise eine weltweite CoWoS-Nachfrage von 2,694 Millionen Wafern im Jahr 2027 – nach 1,394 Millionen im Jahr 2026 – und erwartete für TSMC bis Ende 2027 eine monatliche Kapazität von 200.000 Wafern. Das sind Prognosen, keine bestätigten Produktionszahlen. Sie verdeutlichen jedoch die Größenordnung der Investitionen, die nötig sind, um überhaupt mit der Nachfrage Schritt zu halten.

TSMC arbeitet zudem an längerfristigen Alternativen. Bei einem gemeldeten CoPoS-Pilotprojekt für Panel-Packaging kommen 310 × 310 Millimeter große Panels zum Einsatz; die Massenproduktion wird für Ende 2028 oder 2029 angepeilt. Das ist eher ein möglicher Skalierungspfad für die Zukunft als eine kurzfristige Antwort auf den aktuellen Engpass.

Warum Intels Malaysia-Standort plötzlich relevant ist

Branchenquellen zufolge werden einige Backend-Aufträge für große gemeinsame Kunden an Intels malaysische Anlagen weitergereicht, weil TSMCs CoWoS-Kapazität ausgeschöpft ist. Sollte sich der Bericht bestätigen, würde dies eine traditionelle Wettbewerbsgrenze verwischen: TSMC könnte den Frontend-Waferfluss aufrechterhalten, während Intel ausgewählte Backend-Schritte übernimmt.

TSMC und Intel haben diese Darstellung in der vorliegenden Berichterstattung nicht öffentlich bestätigt. Ein weiterer Datenpunkt liefert lediglich ein Indiz: Branchenberichte verweisen auf HBM-Lieferungen nach Malaysia im Wert von ungefähr 1,3 Milliarden US-Dollar. Das ist damit vereinbar, dass HBM zu einem malaysischen Packaging-Standort weitergeleitet wird. Die Handelsdaten nennen jedoch weder Kunden noch Produkt, Prozess oder Vertragsbedingungen. Sie beweisen daher allein keinen konkreten Auftragstransfer von TSMC zu Intel.

Die belastbarste Schlussfolgerung ist deshalb eine vorsichtige: Malaysia gewinnt im Ablauf der Advanced-Packaging-Lieferkette an Bedeutung, und Intel kann Aufträge übernehmen, während Kunden nach Kapazitäten außerhalb des vollständig verplanten TSMC-Systems suchen.

EMIB-T: Eine zweite Architektur, aber kein sofortiger Ausweg

Intels EMIB-Technologie nutzt lokal begrenzte Siliziumbrücken, die in das Package-Substrat eingebettet werden. Anders als bei einem großflächigen Silizium-Interposer verbindet sie nicht die gesamte Baugruppe über eine einzige Siliziumfläche. Dadurch lässt sich der Siliziumeinsatz bei großen Multi-Die-Designs potenziell reduzieren, was Kostenvorteile bringen kann.

Branchenberichte beziffern die Ausbeute von EMIB-T auf annähernd 90 Prozent und die Verpackungskosten auf etwa 40 bis 50 Prozent unter dem Niveau von TSMCs CoWoS. Diese Werte sind Hinweise auf das kommerzielle Potenzial, aber keine unabhängig veröffentlichten, direkt vergleichbaren Angaben zu Ausbeute oder Preisen.

Der zentrale Unsicherheitsfaktor ist das Substrat. Unimicron bezeichnete EMIB-T als noch nicht ausgereift. Für die drei genannten Substratlieferanten – Unimicron, Ibiden und Shinko Electric – wird für die anfängliche Massenproduktion Ende 2027 eine Substratausbeute von ungefähr 50 Prozent angestrebt. Eine Package-Ausbeute von fast 90 Prozent reicht daher nicht aus: Die gesamte Lieferkette braucht zusätzlich zuverlässig verfügbare, große und komplexe ABF-Substrate mit einer akzeptablen Ausbeute.

Intel hat EMIB-T als Technologie beschrieben, die sich für Kundenhochlaufe in Richtung einer Produktion mit hohen Stückzahlen im Jahr 2027 bewegt. Damit ist sie eine glaubwürdige Diversifizierungsoption – vor allem mittelfristig. Den branchenweiten CoWoS-Engpass dürfte sie kurzfristig nicht beseitigen.

CoWoS und EMIB-T im Vergleich

Faktor	TSMC CoWoS	Intel EMIB-T
Produktionsstatus	Ausgereift und in hohen Stückzahlen eingesetzt, aber laut Berichten bis 2027 weitgehend vergeben	Hochlauf für Kundenvolumen im Jahr 2027 angepeilt
Verbindungsstruktur	CoWoS-Familien nutzen unter anderem Silizium-Interposer sowie RDL- und lokale-Bridge-Ansätze	Lokal begrenzte Siliziumbrücken im Substrat
Gemeldete Wirtschaftlichkeit	Interposer-basierte Verpackung bildet den kostenintensiveren Vergleichspunkt	Branchenberichte nennen Kosten etwa 40 bis 50 Prozent unter CoWoS
Gemeldete Ausbeute	Angaben variieren je nach Produkt und sind hier nicht direkt vergleichbar	Package-Ausbeute nahe 90 Prozent gemeldet; die Substratausbeute bleibt der entscheidende Vorbehalt
Hauptproblem	Kapazität und lange Vorlaufzeiten	Reifegrad, Ausbeute, Qualifizierung, Substratversorgung und Kundenhochlauf

Auch bei der Package-Größe ist Vorsicht geboten. Die nutzbare Maximalgröße hängt von der jeweiligen CoWoS-Generation, dem Reticle- und Interposer-Design, der Anordnung der Brücken, dem Substrat, der Zahl der HBM-Stacks sowie thermischen und elektrischen Anforderungen ab. Öffentlich genannte Maximalabmessungen oder Reticle-Zahlen aus unterschiedlichen Roadmaps lassen sich daher nicht einfach zu einem direkten Größenranking verbinden.

Der kurzfristige Unterschied ist klarer: CoWoS ist heute verfügbar, aber rationiert. EMIB-T soll ab 2027 eine qualifizierte Alternative ergänzen.

Unimicron und ASE werden zu strategischen Bausteinen

Der Engpass eröffnet Chancen weit über die beiden prominentesten Wettbewerber hinaus. Unimicron arbeitet mit Intel und japanischen Zulieferern an EMIB-T-Substraten und erweitert zugleich seine ABF-Kapazitäten für KI-GPUs, kundenspezifische KI-Chips und High-Performance Computing. Entscheidend ist dabei nicht nur der Aufbau zusätzlicher Kapazität, sondern die Verbesserung der Ausbeute bei ungewöhnlich großen und komplexen Substraten.

ASE kann als OSAT-Dienstleister – also als Anbieter für ausgelagerte Halbleitermontage und Tests – Montage- und Prüfaufgaben übernehmen und von Überlaufaufträgen profitieren. ASE ist jedoch nicht automatisch ein direkter Ersatz für TSMCs integrierten CoWoS-Ablauf. Ein Transfer hängt weiterhin von der Kundenqualifizierung, der Beschaffung von Interposer oder RDL, der HBM-Integration und den Testanforderungen ab.

Die Reaktion der Branche wird dadurch verteilter. Zusätzliche Kapazität wird nicht mehr nur bei einem einzelnen Packaging-Anbieter gesucht, sondern über Foundries, OSATs, Substrathersteller, Speicherproduzenten und Materiallieferanten hinweg.

Folgen für KI-Infrastruktur und andere Branchen

Die unmittelbare Folge sind langsamere und schwerer planbare Lieferungen von KI-Beschleunigern. Fehlt entweder HBM oder Advanced Packaging, können komplette Systeme verzögert werden – selbst wenn die zugrunde liegenden Logik-Dies verfügbar sind. Das begünstigt die größten Kunden, die knappe Kapazitäten früh und langfristig reservieren können.

Für Rechenzentrumsbetreiber kann dies den Aufbau von Trainingsclustern verzögern und den Wert langfristiger Lieferverträge erhöhen. Für Chipdesigner wird die Wahl der Package-Architektur teurer und riskanter: Ein Wechsel weg von CoWoS bedeutet nicht einfach, eine freie Montagelinie zu finden. Das Design muss für eine andere Verbindungsstruktur, ein anderes Substrat, eine andere HBM-Konfiguration, eine neue Thermallösung und einen angepassten Testablauf qualifiziert werden.

Der Engpass reicht zudem in angrenzende Bereiche der Halbleiterproduktion. Berichte beschreiben Druck auf HBM, ABF-Substrate, Montage und Tests, Verpackungsmaterialien sowie weitere Komponenten. Die vorliegenden Belege belegen jedoch keinen quantifizierten Mangel oder Preisschock in bestimmten Nicht-KI-Branchen. Am stärksten abgesichert ist die Aussage, dass innerhalb des Backend- und Speicher-Ökosystems Kapazitäten zugunsten von KI-Anwendungen verdrängt werden – nicht die Behauptung einer bereits messbaren, branchenweiten Wirtschaftsstörung.

Fazit

TSMCs CoWoS-Engpass verändert die Wettbewerbslandschaft der KI-Hardware. Er verlagert offenbar ausgewählte Backend-Arbeiten in Richtung Intel Malaysia, erhöht den strategischen Wert von ASE und Substratlieferanten und macht Intels EMIB-T als zweiten Packaging-Weg relevanter.

Die Belege sprechen jedoch eher für eine nüchterne Diversifizierung als für eine Übernahme durch Intel. CoWoS bleibt der qualifizierte Produktionsstandard. Die gemeldeten Kosten- und Package-Ausbeutevorteile von EMIB-T werden durch offene Fragen bei der ABF-Substratausbeute und einen geplanten Volumenhochlauf erst 2027 relativiert. Die KI-Chip-Lieferkette wird breiter aufgestellt, weil sie es muss – nicht weil TSMC bereits durch einen vollständig einsatzbereiten Ersatz in großem Maßstab abgelöst wurde.