Huawei plant das Unmögliche: 1,4-nm-Chips ohne EUV – Ein neues Architektur-Paradigma

Was ist das Tau-(τ)-Skalierungsgesetz?

Das Tau-Skalierungsgesetz ist ein vorgeschlagener Ersatz für das Moore'sche Gesetz, das historisch durch das Packen von mehr und kleineren Transistoren auf ein flaches Stück Silizium definiert wurde. Tau (τ) verschiebt das Ziel: Statt den physikalischen Abstand zwischen Transistoren zu minimieren, soll die Zeit minimiert werden, die ein Signal für die Durchquerung eines Chips benötigt .

Durch die Optimierung der Signallaufzeit anstelle der Strukturverkleinerung zielt das Tau-Framework darauf ab, die funktionale Dichte und die Leistung pro Watt systemweit zu verbessern – und berücksichtigt dabei Transistor, Verbindungen, Gehäuse und Systemdesign gleichermaßen . Der Kerngedanke ist, dass moderne Chip-Engpässe oft durch Datenbewegung und nicht allein durch die Transistoranzahl entstehen und dass man diese Herausforderung mit architektonischer Innovation statt mit feinerer Fotolithographie angehen kann .

LogicFolding: Die 3D-Architektur als EUV-Umgehung

LogicFolding ist die konkrete Silizium-Architektur, die auf den Tau-Skalierungsprinzipien aufbaut. Anstatt die Logikschaltungen eines Chips auf einer einzigen planaren Schicht anzuordnen, werden sie durch die Architektur in zwei oder drei vertikal gestapelte Schichten „gefaltet" . Dieser Ansatz hat zwei entscheidende Effekte:

1. Er verkürzt die Leitungswege. Indem Schaltkreise in die dritte Dimension verlagert werden, reduziert sich die physische Distanz, die elektrische Signale zurücklegen müssen, drastisch. Dies senkt die ohmschen und kapazitiven Lasten und steigert die Gesamtgeschwindigkeit und Energieeffizienz .
2. Er packt mehr Transistoren ohne kleinere Strukturgrößen. Huawei gibt an, dass die Stapelmethode die Transistordichte um etwa 55 % erhöht und die Energieeffizienz verbessert, ohne die subatomare Präzision von EUV-Werkzeugen zu benötigen .

Entscheidend ist, dass diese Dichtegewinne nicht von fortschrittlicher Lithographie abhängen. Die Chips werden in reifen 7-nm-Prozessknoten bei Chinas größtem Auftragsfertiger SMIC hergestellt, unter Verwendung bestehender Tief-Ultraviolett-(DUV)-Lithographiesysteme, die nicht von den aktuellen US-Exportkontrollen betroffen sind . Das Unternehmen gibt an, in sechs Jahren bereits 381 Chip-Modelle mit den grundlegenden Co-Optimierungstechniken in Massenproduktion gefertigt zu haben, die nun durch LogicFolding erweitert werden .

Die Roadmap: Vom 2026er-Kirin-Chip zum 1,4-nm-Äquivalent 2031

Huawei präsentierte einen konkreten Zwei-Stufen-Plan:

• Ende 2026: Der erste kommerzielle LogicFolding-Chip wird in einem Kirin-System-on-a-Chip (SoC) erscheinen, wahrscheinlich für die Mate-90-Serie, und ein zweilagiges Design verwenden. Für diesen Chip wird eine Transistordichte von 238 MTr/mm² prognostiziert, ein Wert, der ihn ungefähr auf das Niveau von TSMCs 3-nm-Prozess bringt . Zu den frühen Leistungsangaben gehören eine Spitzen-Taktfrequenz von 3,1 GHz und eine um 40 % verbesserte Effizienz der Performance-Kerne .
• Bis 2031: Huawei plant die Einführung eines dreilagigen LogicFolding-Designs, das eine Transistordichte erreichen soll, die einem 1,4-nm-Prozess entspricht – ein Ziel, das TSMC selbst für 2028 anstrebt .

Jensen Huangs Reaktion: Eine widersprüchliche Bedrohungsanalyse

Nvidias CEO Jensen Huang reagierte auf Huaweis Enthüllung mit einer zweigeteilten Botschaft, die sich in den darauffolgenden Tagen weiterentwickelte.

Kurz vor der ISCAS-Konferenz hatte Huang bereits Huaweis Dominanz in einem wichtigen Marktsegment anerkannt. Gegenüber CNBC erklärte er, dass die US-Exportbeschränkungen es Nvidia unmöglich gemacht hätten, zu konkurrieren, und dass das Unternehmen den chinesischen KI-Chip-Markt „weitgehend an Huawei abgetreten" habe .

Auf die direkte Frage, ob LogicFolding eine Bedrohung für TSMCs Führungsposition als Auftragsfertiger darstelle, verschärfte und entspannte sich seine öffentliche Haltung. Erste Berichte deuteten darauf hin, dass Huang Huaweis Fähigkeit, wettbewerbsfähige KI-Leistung auf reifen 7-nm-Knoten zu erzielen, als „ernsthafte Bedrohung" für das Geschäftsmodell ansah, das darauf basiert, dass Kunden stets den neuesten Knoten benötigen .

Wenige Tage später, am 29. Mai 2026, äußerte sich Huang jedoch abweisender gegenüber Reportern in Taipeh. „Das ist ein Durchbruch für Huawei, aber es ist keine Bedrohung für TSMC", sagte er. „TSMC nutzt Die-Stacking und 3D-Gehäuse schon wie lange? Fast 10 Jahre. Und daher ist die Technologie von TSMC sehr fortschrittlich." .

Realitätscheck: Die Haken hinter dem Hype

Bei aller strategischen Kühnheit ist Huaweis Vision mit erheblichen Fragezeichen versehen, die für eine ausgewogene Betrachtung entscheidend sind.

• Huaweis Behauptungen sind unbestätigt. Der angegebene Zuwachs der Transistordichte um 55 % ist ein interner Wert, der noch nicht von unabhängigen Chip-Analysefirmen bestätigt wurde . Das Unternehmen beschreibt eine „1,4-nm-äquivalente" Dichte, die durch Architektur erreicht wird und keinen lithographischen 1,4-nm-Knoten darstellt.
• Thermische und Ertragsprobleme sind real. Das Stapeln von Logikschichten erzeugt deutlich mehr Wärme auf kleinerem Raum, und es ist bekanntermaßen äußerst schwierig, eine fehlerfreie Fertigung über mehrere gestapelte Lagen hinweg sicherzustellen. Branchenanalysten warnen, dass diese Faktoren die kommerzielle Rentabilität und Leistung großflächiger 3D-Logik-Chips einschränken könnten .
• Die „äquivalente Dichte" ist nuanciert. Huawei behauptet nicht, Transistoren im 1,4-nm-Maßstab zu ätzen. Stattdessen will man eine funktional gleichwertige Anzahl von Transistoren auf einer bestimmten Fläche unterbringen, indem man in die Höhe baut. Dieser Unterschied ist wichtig für Vergleiche in Bezug auf Leistung, Wärmeentwicklung und Kosten mit monolithischen Chips auf fortschrittlichen Knoten .

Im Kern hat Huawei ein Spielbuch für die Post-Moore-Ära vorgeschlagen, das den Halbleiter-Wettlauf um intelligentes 3D-Design neu definiert und nicht um reine lithographische Überlegenheit. Während der Kirin-Chip von 2026 ein erster Lackmustest sein wird, bleibt das endgültige Ziel für 2031 eine langfristige Wette, die von der Lösung der extremen physikalischen Herausforderungen der 3D-Logik-Stapelung abhängt.