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Kirin 2026 soll Tau-Scaling stützen: Dichterer Chip, deutlich weniger Leistungsaufnahme
Huawei gibt für den Kirin 2026 eine um rund 55 % höhere Transistordichte an. Bei vergleichbarer Leistung soll die Leistungsaufnahme der NPU um 66 %, der GPU um 58 % und des CPU Performance Kerns um 41 % sinken.
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Forschungsantwort
Wichtige Erkenntnisse
- Huawei gibt für den Kirin 2026 eine um rund 55 % höhere Transistordichte an. Bei vergleichbarer Leistung soll die Leistungsaufnahme der NPU um 66 %, der GPU um 58 % und des CPU Performance Kerns um 41 % sinken.
- Bei 29 TOPS soll die NPU mit 63 % niedrigerem Takt und 0,55 statt 0,85 Volt arbeiten; Huawei nennt zudem etwa 73 % geringere Leistungsdichte.
- Der DSP zeigt die zentrale Einschränkung: Obwohl seine Gesamtleistung laut Huawei um 25 % sank, stieg die Leistungsdichte um 24 %.
KI-Prompt
openai.comCreate a landscape editorial hero image for this Studio Global article: How does He Tingbo’s September 2026 ChinaXiv paper on shipping-path Huawei Kirin 2026 silicon use measured results to support the Tau (τ) Sc. Article summary: The paper’s central empirical claim is not that stacking automatically cools logic, but that, in this implementation, folding reduced enough wiring and clock-distribution energy to more than offset higher device density.. Topic tags: general, academic, general web, user generated. Style: premium digital editorial illustration, source-backed research mood, clean composition, high detail, modern web publication hero. Use reference image context only for broad subject, composition, and topical grounding; do not copy the exact image. Avoid: logos, brand marks, copyrighted characters, real person likenesses, fake screenshots, UI text, readable text, watermarks, char
Huaweis Studie von He Tingbo stellt den Kirin 2026 als ersten Praxistest des Tau-Scalings (τ-Scaling) dar. Die Kernaussage lautet nicht, dass vertikale Integration einen Chip automatisch kühlt. Stattdessen soll LogicFolding Signalwege und den Aufwand der Taktverteilung so weit reduzieren, dass ein dichterer Chip dieselbe Aufgabe mit weniger elektrischer Leistung erledigt. Die vorliegenden Angaben sind allerdings vom Unternehmen veröffentlichte Messwerte aus einem Preprint – keine unabhängige thermische Zertifizierung. 1
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Die gemeldeten Messwerte im Überblick
Huawei vergleicht den Kirin 2026 mit einem vorherigen planaren Design und nennt einen Anstieg der Transistordichte von etwa 155 Millionen auf 238 Millionen Transistoren pro mm². Das entspricht ungefähr 55 %. Bei jeweils vergleichbarer Leistung soll die Leistungsaufnahme gesunken sein: 1
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- bei der NPU um 66 %,
- bei der GPU um 58 %,
- beim CPU-Performance-Kern um 41 %.
Diese Zahlen sind Huaweis Antwort auf die Sorge, dass mehr 3D-Logik zwangsläufig zu mehr Hitze führt. Wenn dieselbe Rechenaufgabe tatsächlich mit weniger Leistung erledigt wird, muss an diesem Betriebspunkt auch weniger Wärme abgeführt werden. Daraus folgt aber nicht, dass jeder Lastfall, jedes Gehäuse oder jeder lokale Hotspot kühler bleibt. 1
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Warum die NPU besonders stark profitiert
Bei identischer KI-Rechenleistung von 29 TOPS soll die NPU des Kirin 2026 laut Huawei mit 63 % niedrigerem Takt laufen können. Die Spannung sei dabei von 0,85 V auf 0,55 V gesunken; die Leistungsdichte liege etwa 73 % niedriger. In einem auf Spitzenleistung ausgelegten Betriebspunkt nennt Huawei bis zu 70 TOPS. 1
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Die technische Idee dahinter: Kürzere Signalwege senken die Verzögerung auf kritischen Datenpfaden. Das schafft Timing-Reserven. Diese Reserve lässt sich nutzen, um bei gleicher Leistung Takt und vor allem Spannung abzusenken. Da die dynamische Leistungsaufnahme stark von Spannung und Takt abhängt, kann daraus ein großer Effizienzgewinn entstehen.
Die Angabe von bis zu 70 TOPS zeigt zugleich die Kehrseite: Dieselbe Timing-Reserve kann auch in höhere Leistung statt in niedrigeren Verbrauch investiert werden. Tau-Scaling ist also kein automatisches Energiespargesetz.
GPU und CPU: Warum die Gewinne unterschiedlich ausfallen
Für die GPU berichtet Huawei, bei 61 Bildern pro Sekunde mit rund 200 mV niedrigerer Spannung auszukommen. Die Leistungsaufnahme soll bei vergleichbarer Bildrate um 58 % sinken. 3
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NPU und GPU sind stark parallel arbeitende Einheiten, die viele Daten übertragen und umfangreiche Taktverteilungen benötigen. Sie können daher besonders profitieren, wenn ein physisches Layout lange Verbindungen verkürzt. Ein CPU-Performance-Kern hat dagegen komplexere Steuerpfade, Caches und Latenzvorgaben. Das ist eine plausible technische Erklärung für den geringeren gemeldeten Vorteil von 41 % – aber keine unabhängig bestätigte Ursachenanalyse der Messwerte. 1
Was LogicFolding verändert
Bei LogicFolding werden Teile eines ansonsten planaren Schaltkreises auf aktive, vertikale Ebenen verteilt und per Hybrid Bonding verbunden. Lange horizontale Verbindungen sollen dadurch teilweise durch kurze vertikale Links ersetzt werden. Huawei beschreibt τ als Signallaufzeit auf dem kritischen Pfad; LogicFolding soll diese Verzögerung komprimieren. 1
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Dem Paper zufolge verkürzt sich die Leitungslänge auf gefalteten Pfaden typischerweise um 20 %, auf kritischen Pfaden um bis zu 70 %. In einem untersuchten Block sei die Länge der Taktleitungen um 28 % gesunken; die Zahl der Clock-Buffer habe sich von etwa 43.600 auf 19.000 reduziert. 1
Das ist nicht nur für die Geschwindigkeit relevant. Weniger Leitung und weniger Puffer bedeuten potenziell geringere Kapazitäten, die geladen und entladen werden müssen. Damit können sowohl die Energie für Interconnects als auch für die Taktverteilung sinken. Über diesen Weg verbindet Huawei kürzere kritische Pfade mit niedrigerer Spannung und geringerem Verbrauch.
Ein genannter Hybrid-Bonding-Abstand von 1,5 µm und etwa 50 Millionen vertikale Verbindungen deuten auf eine feingranulare Integration hin, nicht bloß auf das Stapeln separater Chips. Noch kleinere Abstände könnten theoretisch weitere Verbindungen in die Vertikale verlagern. Gleichzeitig steigen damit aber die Anforderungen an Fertigung und Design. 14
Der DSP als wichtiger Gegenbeleg
Der DSP ist die entscheidende Einschränkung für eine allzu optimistische Lesart. Die frühe gefaltete Umsetzung soll die Gesamtleistungsaufnahme zwar um 25 % gesenkt haben, die Leistungsdichte aber um 24 % erhöht haben – weil die Fläche schneller schrumpfte als der Verbrauch. 20
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Das trennt zwei Begriffe, die oft verwechselt werden:
- Gesamtleistung: Wie viele Watt ein Block insgesamt verbraucht.
- Leistungsdichte: Wie viele Watt auf einer bestimmten Fläche konzentriert sind.
Gerade die Leistungsdichte ist für lokale Hotspots und thermische Grenzen entscheidend. Für einen Kirin-2027-DSP nennt Huawei 47 % weniger Leistung und eine Leistungsdichte unter dem planaren Ausgangsniveau. Das ist jedoch ein späteres, vom Unternehmen berichtetes Ergebnis beziehungsweise Ziel – keine Bestätigung für den Kirin 2026. 20
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Was die Daten belegen – und was nicht
Die Angaben stützen eine eng umrissene Aussage: Bei dieser Umsetzung und in den genannten Vergleichslasten könnte die Umgestaltung der Verbindungswege sowohl höhere Dichte als auch niedrigere Leistungsaufnahme in wichtigen Blöcken ermöglicht haben. Das eröffnet einen möglichen Weg für Fortschritte nach dem Ende klassischer Moore-Skalierung, ohne unmittelbar auf einen neuen Lithografieknoten wechseln zu müssen. 1
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Nicht belegt ist damit, dass:
- jeder 3D-Logikstack weniger Leistung aufnimmt oder kühler bleibt,
- eine niedrigere Blockleistung einer vollständigen thermischen Bewertung des gesamten Chip-Packages entspricht,
- die Vorteile unter Dauerlast, bei anderen Umgebungstemperaturen oder anderen Taktvorgaben gleich bleiben,
- eine Skalierung zu noch feineren Bonding-Abständen mit akzeptabler Ausbeute und vertretbaren Kosten gelingt.
Huawei behandelt τ als zentrale Designgröße: Kürzere Signallaufzeiten erweitern die Wahl zwischen Effizienz und Leistung. Wird die gesamte Timing-Reserve jedoch in höhere Frequenzen investiert, kann der Energie- und Wärmevorteil kleiner werden oder verschwinden.
Zudem bleiben anspruchsvolle Probleme offen: Wafer-Verzug, präzise Ausrichtung der Ebenen, Defekte und Ausbeute bei engeren Bonding-Abständen, Stromversorgung, Signalintegrität sowie EDA-Werkzeuge, die thermische, elektrische und physische Anforderungen gemeinsam optimieren. Der Kirin 2026 ist damit ein interessantes Indiz dafür, dass 3D-Integration zur Effizienz beitragen kann – aber kein abschließender Beweis, dass die Wärmeprobleme dichter 3D-Logik gelöst sind. 1
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Die Leute fragen auch
Wie lautet die kurze Antwort auf „Kirin 2026 soll Tau-Scaling stützen: Dichterer Chip, deutlich weniger Leistungsaufnahme“?
Huawei gibt für den Kirin 2026 eine um rund 55 % höhere Transistordichte an. Bei vergleichbarer Leistung soll die Leistungsaufnahme der NPU um 66 %, der GPU um 58 % und des CPU Performance Kerns um 41 % sinken.
Was sind die wichtigsten Punkte, die zuerst validiert werden müssen?
Huawei gibt für den Kirin 2026 eine um rund 55 % höhere Transistordichte an. Bei vergleichbarer Leistung soll die Leistungsaufnahme der NPU um 66 %, der GPU um 58 % und des CPU Performance Kerns um 41 % sinken. Bei 29 TOPS soll die NPU mit 63 % niedrigerem Takt und 0,55 statt 0,85 Volt arbeiten; Huawei nennt zudem etwa 73 % geringere Leistungsdichte.
Was soll ich als nächstes in der Praxis tun?
Der DSP zeigt die zentrale Einschränkung: Obwohl seine Gesamtleistung laut Huawei um 25 % sank, stieg die Leistungsdichte um 24 %.
Quellen
arxiv.orgHuawei's 𝜏 Chip Was Supposed to Melt? - arXiv
huawei.comHUAWEI Presents the Tau (τ) Scaling Law, Enabling ...
trendforce.com[News] Huawei Addresses Tau Scaling Heat Concerns as Kirin 2026 Tests Show ~55% Higher Density but Lower Power
en.sedaily.comHuawei Rebuts Overheating Doubts Over Tau Scaling Law Chips