2D-transistorer rammer fabriksgulvet: ASML, TSMC og Imec opnår 50nm integration på 300mm wafers

I årevis har halvlederindustrien set todimensionelle materialer – stoffer, der kun er få atomer tykke – som en lovende vej til at fortsætte skaleringen af logiske transistorer ud over siliciums fysiske grænser. Problemet har altid været selve produktionen. At få disse skrøbelige materialer til at fungere på standard 300mm wafers ved dimensioner, der kan konkurrere med topmoderne silicium, virkede som et fjernt mål.

Den afstand blev markant forkortet i juni 2026. Ved IEEE/JSAP Symposium on VLSI Technology and Circuits præsenterede et konsortium bestående af imec, ASML og TSMC en førstegangsdemonstration: skalerede n-type og p-type felteffekttransistorer, der bruger 2D-kanalmaterialer, fuldt integreret på 300mm wafers med en contacted poly pitch (CPP) på blot 50nm .

Dette er ikke blot endnu et laboratorie-eksperiment. Det er første gang, at komplementære 2D-transistorer – både nFETs og pFETs – er blevet fremstillet sammen på en wafer i fuld produktionsstørrelse med en pitch, der bredt anses for at være overgangen fra akademisk nysgerrighed til industriel produktion .

Hvad byggede de helt præcist?

Holdet demonstrerede to komplementære enhedstyper, der bruger forskellige atomtynde kanalmaterialer :

• nFETs bygget med MoS₂ (molybdændisulfid) som kanal.
• pFETs bygget med enten WS₂ (wolframdisulfid) eller WSe₂ (wolframdiselenid).

Alle enheder blev fremstillet på den samme 300mm silicium-wafer ved hjælp af en skalerbar integrationsproces, der er kompatibel med backend-processing . Valget af wolframbaserede pFET-materialer er særligt bemærkelsesværdigt, da imec tidligere havde rapporteret rekordstore pFET-ydelser med monolags WSe₂ ved IEDM 2025, hvor man opnåede drivstrømme helt op til 690µA/µm .

Nøgletallet: 50nm contacted poly pitch

Den afgørende måleparameter er 50nm CPP opnået for både nFET- og pFET-enheder . I chipproduktion er contacted poly pitch et af de mest kritiske mål for transistortæthed og en direkte indikator for, hvor aggressivt en logikproces kan skaleres.

For at sætte det i perspektiv: Dagens førende silicium-noder opererer med pitches under 50nm. At demonstrere 2D-materiale-transistorer ved 50nm CPP på 300mm wafers beviser, at disse eksotiske materialer kan spille med i samme liga – ikke kun i små forskningsprøver, men på det wafer-format, der bruges i højvolumen-fabrikker .

Tre milepæle i én integrationsproces

Det fælles arbejde opnåede tre specifikke, målbare resultater, der markerer et klart fremskridt i forhold til tidligere forskning i 2D-materialer :

1. Verdens første skalerede nFET- og pFET-enheder ved 50nm CPP på 300mm wafers.
2. Begge transistor-polariteter viste ekstremt lav lækstrøm (Ioff) ved nul gate-spænding (Vg=0V).
3. pFET-ydelsen med WSe₂-kanaler nærmede sig niveauet for rekordsættende enheder i laboratorieskala, hvilket validerer, at integrationsmetoden bevarer materialekvaliteten.

Desuden resulterede den CMOS-lignende integrationsmetode i op til 94% operationelle transistorer (defineret som Imax/Imin større end 10⁵) på tværs af waferen, hvilket bekræfter, at processen er både robust og stabil .

Processen, der gjorde det muligt

Hvad muliggjorde dette spring fra laboratorium til fabrik? Konsortiet udviklede en ny integrationsmetode, specifikt designet til transition metal dichalcogenides (TMD'er) – den klasse af 2D-materialer, der bruges til transistor-kanalerne . Processen inkluderer flere nøglemoduler, der er kritiske for industriel levedygtighed :

• EUV-litografi (ekstrem ultraviolet) til at mønstre de bittesmå strukturer, der kræves for 50nm pitch.
• TMDC-materialeoverførselsteknikker, der er egnede til hele wafers.
• High-k dielektrisk integration til gate-stakke.
• Kanalisolering og avancerede CMP-trin (kemisk-mekanisk planarisering).

Denne kombination af standard halvleder-procesværktøjer med skræddersyet 2D-materialehåndtering er det, der gør resultatet til et ægte produktionsgennembrud og ikke bare en materialevidenskabelig demonstration.

To barrierer brudt på én gang

For at 2D-transistorer nogensinde skal kunne erstatte silicium i logiske chips, skulle industrien overvinde to fundamentale udfordringer . For det første skulle nogen bygge en komplet integrationsproces, der fungerer på 300mm wafers – standarden for moderne chipproduktion. For det andet skulle den proces fungere for både n-type og p-type enheder ved de samme snævre dimensioner, da CMOS-logik kræver komplementære par.

Arbejdet fra ASML-TSMC-imec rydder begge forhindringer af vejen i én enkelt demonstration. Ved at kombinere imecs mangeårige forskning i TMD-baserede enheder med ASMLs litografi-kapaciteter og TSMCs ekspertise inden for produktion viste gruppen, at transistorer af 2D-materiale kan fremstilles i stor skala med den pitch, der er nødvendig for fremtidige logiske noder .

Hvor dette passer ind i køreplanen for tiden efter silicium

Dette er ikke et engangseksperiment. Det er kulminationen på en længere periode med vedvarende fremskridt på tværs af industrien.

Imec begyndte at arbejde på 300mm-integration af 2D FET-materialer allerede i 2018, hvor man første gang demonstrerede direkte MOCVD-vækst af WS₂ på wafers i fuld størrelse . I 2019 viste forskningscentret ultraskalerede MoS₂-transistorer med kanallængder helt ned til 30nm . I 2020 introducerede imec formelt 2D-materialer i sin køreplan for logik-skalering og forudså deres introduktion fra A7-noden og fremefter .

For nylig demonstrerede Intel Foundry og imec hver for sig 300mm fabskompatibel integration af kritiske 2DFET-moduler, herunder source/drain-kontakter og gate-stakke, ved IEDM 2025 . Ved samme konference resulterede imecs samarbejde med TSMC i rekordstor pFET-ydelse på WSe₂-kanaler, hvilket lagde det materielle fundament for gennembruddet i 2026 .

Resultatet fra ASML-TSMC-imec, offentliggjort i juni 2026, samler disse tråde i en enkelt, komplet demonstration af komplementære 2D-transistorer ved en fabriksrelevant pitch på produktions-wafers. Integrationsmetoden forventes at kunne anvendes ikke kun på de TMD-materialer, der blev brugt i dette arbejde – MoS₂, WS₂ og WSe₂ – men også på andre 2D-kanalmaterialer .

Hvad er næste skridt?

Gennembruddet blev offentliggjort som paper T1.3 ved VLSI 2026-symposiet med titlen "First EUV–enabled Integration Route for 50nm Pitch N and PMOS Transistors with 2D Materials Channel from a 300mm Fab" . Mens enhedsegenskaberne er lovende, er der stadig tale om en forskningsdemonstration og ikke et kommercielt produkt. Ydelse og pålidelighed skal stadig bevises ved endnu tættere pitch, og industrien har endnu ikke standardiseret den nøjagtige 2D-materialestak til fremtidige noder.

Men betydningen er klar: For første gang har halvlederindustrien et håndgribeligt bevis på, at 2D-transistorer kan følge den samme produktionsvej som silicium. Kapløbet mod post-silicium-logik er lige blevet virkeligt.