Samsungs vertikale gennembrud: Inde i den første 3D-transistor med rekordtynd 42nm gate pitch

Samsungs innovation består i helt at omgå problemet ved at stable transistorerne lodret i stedet for at placere dem ved siden af hinanden. I den nye 3DSFET-arkitektur stables NMOS- og PMOS-transistorerne vertikalt. Det betyder, at det kritiske isolationslag bliver en vertikal struktur, der ikke længere optager plads på chippens overflade. I teorien kan denne tilgang fordoble transistortætheden inden for det samme fysiske fodaftryk uden at støde mod grænserne for horisontal isolation .

De centrale innovationer: Tredobbelte nanosheets og en 42nm-rekord

Den praktiske implementering af denne vertikale vision er en sand bedrift inden for materialevidenskab og præcisionskonstruktion. Samsungs team nøjedes ikke med at stable to simple transistorer oven på hinanden. Deres 3DSFET benytter tredobbelte nanosheet-kanaler til både den øvre (P-type) og nedre (N-type) transistor, altså i alt seks nanosheets på én enkelt wafer. Dette repræsenterer det største antal stablede nanosheets, der nogensinde er demonstreret i en 3D-stablet FET eller en såkaldt CFET (Complementary FET) . Nanosheet-arkitekturen giver i forvejen overlegen elektrostatisk kontrol over strømmen, og kombinationen med vertikal stabling skaber en kraftfuld synergi for både ydelse og energieffektivitet.

For at nå dertil måtte ingeniørerne løse den afgørende udfordring med elektrisk isolation mellem de to lodret adskilte transistorer. De introducerede et mellemliggende dielektrisk lag af høj kvalitet mellem den øvre og nedre enhed. Denne vertikale isolator er nøglen, der låser op for den tætte integration og fjerner den uønskede krydstale, som ellers ville gøre designet dysfunktionelt .

Resultatet er en fuldt funktionsdygtig enhed med en gate pitch på 42nm, den mindste i offentlig kendt regi. Wookhyun Kwon, ekspert fra Samsungs Logic TD-team, præciserede, at selvom tidligere forskning har rapporteret mindre dimensioner, er de 42nm den mindste, man nogensinde har opnået på en reel, fabrikeret transistorstruktur .

Prisvindende validering

Betydningen af dette arbejde blev øjeblikkeligt anerkendt af den akademiske verden og industrien ved VLSI Symposium, der er en af verdens tre førende halvlederkonferencer. Forskningsartiklen med titlen "First Demonstration of 3D Stacked FETs at Gate Pitch of 42 nm Featuring Triple Stacked Nanosheet Channels for Advanced Logic Applications" og med Donghoon Hwang som hovedforfatter, opnåede en bedømmelsesscore på 8,29 ud af 10 – den højeste blandt alle indsendelser . Denne exceptionelle score sikrede den både prisen for bedste paper og udnævnelsen som et "Technology Highlight" ved symposiet .

Vejen mod fremtidens AI- og HPC-chips

Samsung ser 3DSFET-arkitekturen som en fundamental teknologi for fremtidens højtydende logik-halvledere. Den er specifikt målrettet de ekstreme krav fra næste generation af kunstig intelligens (AI) og high-performance computing (HPC), hvor netop transistortæthed er en altafgørende løftestang for ydeevnen .

Man skal dog se dette som et monumentalt proof-of-concept snarere end en produktannoncering. Arbejdet befinder sig på nuværende tidspunkt på demonstrationsstadiet. Samsungs Logic TD-team har udtalt, at de vil fortsætte forskningen med kommercialisering for øje, men der er endnu ikke specificeret nogen tidsplan for masseproduktion. Der ligger et betydeligt udviklingsarbejde forude med at forvandle denne enkeltstående demonstration til en højtydende proces, der kan skaleres til industriel massefabrikation . Men på trods af den lange vej, der ligger forude, har Samsung leveret et konkret og valideret svar på spørgsmålet om, hvad der kommer efter nanosheet-æraen: Vi skal opad.