Endnu mere opsigtsvækkende er den lokale metalafstand. SMIC N+3 opnår en minimal metalafstand (M0) på 32,5 nm – cirka 10 % smallere end de 36 nm, der findes i Intels Panther Lake-processorer bygget på Intel 18A . SemiAnalysis understreger dog, at der er tale om et håndplukket nøgletal, som ikke afspejler en generel lighed i procesniveau .
Alt dette er opnået uden EUV-udstyr, alene gennem aggresiv DUV-multipatterning (dyb ultraviolet) og design-teknologi-cooptimering (DTCO) . Resultatet er en ægte ingeniørbedrift, men SemiAnalysis fremhæver omkostningerne: ekstrem proceskompleksitet, lavere udbytte og en betydelig regning, der forhindrer N+3 i at matche TSMC N6 på modenhed eller pris .
Rapporten beskriver konsekvent N+3 som SMIC's tredjegenerations 7 nm-klasse-proces og ikke en ægte 5 nm-node . En tidligere TechInsights-undersøgelse fra december 2025 bekræftede lignende konklusioner og placerede N+3 på en tæthed svarende til ca. 6 nm-klassen og under de reelle 5 nm-noder fra TSMC og Samsung .
SemiAnalysis' benchmark-analyse placerer Kirin 9030 Pro omkring tre år efter de nuværende topmodeller inden for SoC'er (system-on-a-chip) – men mange steder er kløften endnu større .
CPU
GPU
Energieffektivitet
Effektivitetskløften er endnu bredere end den rå ydelse. SemiAnalysis fremhæver en grel sammenligning: Apples energieffektive kerne leverer 20 % højere heltalsydelse ved et strømforbrug på ca. 1 W, mens Huaweis primære kerne sluger 4,5 W . Årsagen, argumenterer SemiAnalysis, er ikke manglende designevner – Huaweis kernedesign er tæt på niveau med førende chips fra sidste generation – men et produktionsunderskud. Apple og Qualcomm anvender TSMC N4 og N3P, hvilket giver fundamentale fordele på spændings-frekvenskurven, som SMIC ikke kan matche med DUV-baseret N+3 .
SemiAnalysis ser Huaweis LogicFolding-initiativ som et direkte strategisk modtræk til at være afskåret fra EUV-litografi – en bevægelse væk fra traditionel transistor-skrumpning hen imod 3D-stabling som den primære skaleringsvektor . Huawei præsenterede arkitekturen offentligt ved IEEE ISCAS 2026-konferencen i Shanghai den 25. maj 2026 .
Tau (τ)-skaleringsloven
Huaweis He Tingbo fremlagde Tau-skaleringsloven som et alternativ til Moores lov. I stedet for geometrisk transistor-skalering flyttes fokus til at reducere signaltransittiden gennem vertikal integration og tættere die-to-die-forbindelser .
LogicFolding-arkitekturen
LogicFolding stabler digitale, analoge og hukommelseskredsløb vertikalt i aktive lag og anvender avanceret hybrid bonding til at forkorte kritiske signalveje på tværs af dies . Huawei hævder, at dette giver en 55 % forøgelse af transistor-tætheden og en 41 % forbedring af energieffektiviteten på en fast procesnode . Virksomheden oplyser, at 381 chips bygget på disse principper allerede er masseproduceret over de seneste seks år .
Køreplanen sigter mod masseproduktion i 1,4 nm-klassen i 2031 – uden EUV . Den kommende Kirin 2026 SoC, der ventes til efteråret 2026, forventes at opnå omkring 238 MTr/mm² og matche Intel 18A's tæthed, med en ydelseskernefrekvens på 3,1 GHz . Derefter planlægges årlige iterationer med frekvenser på 3,39 GHz (2027), 3,71 GHz (2028) og 3,97 GHz (2029) . SemiAnalysis har også bemærket, at Huaweis hybrid bonding pitch allerede er på 1,5 µm i 2026-chippen og vil blive reduceret til 1 µm næste år, hvilket giver en 16–36 gange tættere sammenkobling end konkurrenterne .
Forbehold
SemiAnalysis påpeger, at Huaweis eget tekniske papir antyder, at en tættere 3D LogicFolding til Ascend AI-accelerator-serien kan glide til omkring 2030, mens nærtliggende Ascend-chips forbliver på 2.5D-packaging og chiplets . Dette skaber en splittet tidslinje: forbruger-SoC'er i Kirin-serien tester LogicFolding-arkitekturen først, mens high-end AI-chips halter flere år bagefter . Undersøgelsesrapporten advarer om, at selvom N+3's individuelle målinger er imponerende, er det fundamentale procesunderskud stadig stort, hvilket gør LogicFolding til et nødvendigt, men endnu ubevist langsigtet væddemål .