bLLC står for Big Last-Level Cache. Lækager beskriver det konsekvent som Intels direkte svar på AMDs 3D V-Cache / X3D-teknologi, med det formål at give et betydeligt L3-cache-boost til gaming og hukommelseskrævende arbejdsbelastninger . Cachen er ikke ensartet på tværs af sortimentet; den er opdelt efter SKU-niveau :

• Core Ultra 9 (Flagship): Op til 288 MB bLLC, opnået via et dual-tile-design (2 × 144 MB dies) .
• Core Ultra 7: Op til 144 MB bLLC, sandsynligvis på en enkelt compute-tile .
• Detaljer for lavere Core Ultra 5- og Core Ultra 3-modeller er mindre klart understøttet af de tilgængelige lækager, selvom nogle rapporter antyder, at bLLC også kan optræde i låste multiplikator-SKU'er (non-K) .

Placeringen af bLLC på ringbussen inden for hver compute-tile er også en bemærkelsesværdig arkitektonisk detalje . Intels præstationskrav mod AMDs X3D-serie er fortsat ubekræftede af uafhængige benchmarks .

Kernekonfigurationer og strømvarianter

Flagship – 52-kerners dual-tile-design

Den højeste Nova Lake-S SKU rapporteres at have et dual-compute-tile-design med i alt 52 kerner og 52 tråde (hyperthreading angiveligt droppet for denne generation) . Lækagerne er enige om denne konfiguration :

• 16x "Coyote Cove" Performance-kerner (P-kerner)
• 32x "Arctic Wolf" Efficiency-kerner (E-kerner)
• 4x laveffekts-E-kerner (LP-E)
• I alt: 52 kerner, 52 tråde

En tidligere rygtede 42-kerners variant blev senere rapporteret opgraderet til 44 kerner . Den nyere konfiguration beskrives som 16 P-kerner, 24 E-kerner og 4 LP-E-kerner . Denne ændring menes at frigøre en fuldt aktiveret compute-tile, der kan nedarves til andre SKU'er .

Mellemklasse – Single-tile-designs

Under flagskibet forventes single-compute-tile SKU'er. En fremtrædende rygtede konfiguration er en 28-kerners del, som ofte rapporteres som 8 P-kerner + 16 E-kerner + 4 LP-E-kerner . Disse dele forventes at bære Core Ultra 7-brandingen og have 144 MB bLLC . En anden konfiguration, sandsynligvis en 24-kerners del (4P+16E+4LPE), er også blevet nævnt .

Entry-level

Detaljer for entry-level Core Ultra 5- og Core Ultra 3-modeller er mindre konkrete, men lækager antyder konfigurationer som 8P+16E+4LPE, 8P+12E+4LPE, 6P+8E+4LPE, 4P+8E+4LPE og 4P+4E+4LPE . De fleste af disse forventes at være single-tile-dele uden bLLC . Strømforbruget for disse lavere SKU'er rygtes at være under 125W .

Strøm og termisk styring

Lækager indikerer, at strøm- og termisk styring er et stort ingeniørmæssigt fokusområde for 52-kerners flagskibet . På Computex 2026 antydede branchekilder, at chippen ville have multi-core overclocking-kapaciteter, hvilket kræver betydelig termisk margin . Specifikke TDP'er er endnu ikke bekræftet af Intel .

Det bredere Nova Lake-S desktop-sortiment

Nova Lake-S-familien forventes at spænde fra entry-level til flagskib, opdelt efter antal compute-tiles, bLLC-cachestørrelse og kerneantal :

Computesiliciummet til flagskibet rapporteres at være fremstillet på TSMC's N2P-process .

Platform: Sokkel, chipsæt og hukommelse

LGA 1954-sokkel

Alle pålidelige lækager peger på en ny LGA 1954-sokkel til Nova Lake-S, som erstatter LGA 1851-soklen brugt af Arrow Lake-S . Det betyder, at eksisterende bundkort ikke vil være kompatible .

900-seriens chipsæt

Platformen forventes at lancere med Intels 900-serie chipsæt . Entusiastniveauet nævner specifikt Z990- og Z970-bundkort samt et mainstream B960-chipsæt .

Hukommelsesunderstøttelse – DDR5-8000

Nova Lake-S forventes at understøtte DDR5-8000-hukommelse native . Dette repræsenterer en stigning på 25% i forhold til Arrow Lake-S' native DDR5-6400-understøttelse . Hukommelsesmoduler forventes at bruge CUDIMM- og CQDIMM-standarder for at opnå disse højere frekvenser .

Lanceringstidslinje: Et skift til CES 2027

Lanceringsvinduet for Nova Lake-S har været et bevægeligt mål, der er skiftet fra slutningen af 2026 til begyndelsen af 2027, baseret på flere lækagerapporter :

• Tidlige lækager (2025): Målrettede en sen 2026 eller bred 2026 lancering .
• Februar 2026 lækage: En forsinkelse mod CES 2027 blev rapporteret af en fremtrædende lækker .
• Computex 2026 snak (juni 2026): Branchekilder antydede en Q1 2027-lancering, med den officielle annoncering forventet under CES 2027 og detailsalg flere uger senere . Nogle rapporter antyder, at 52-kerners flagskibet kan ankomme 2-3 måneder efter den oprindelige 28-kerners lancering, muligvis omkring Computex 2027 .

Nuværende tolkning: Den mest konsistente lækkebaserede konsensus peger på en Q1 2027 lancering ved CES 2027, med detailsalg derefter . Intel har ikke officielt bekræftet nogen datoer .

Vigtige forbehold

• Intet er officielt bekræftet af Intel. De første konkrete sokkel-, bundkort- og chipsætdetaljer forbliver på lækageniveau .
• Lanceringstidslinjer er blevet ændret flere gange og kan ændre sig igen .
• bLLC-ydeevne versus AMDs 3D V-Cache er fuldstændig uprøvet, indtil uafhængige benchmarks er tilgængelige .
• Nogle lækager er uenige om specifikke kernelantal og SKU-navne, så behandle specifikke sortimentsdetaljer som spekulative .

bLLC står for Big Last-Level Cache. Lækager beskriver det konsekvent som Intels direkte svar på AMDs 3D V-Cache / X3D-teknologi, med det formål at give et betydeligt L3-cache-boost til gaming og hukommelseskrævende arbejdsbelastninger . Cachen er ikke ensartet på tværs af sortimentet; den er opdelt efter SKU-niveau :

• Core Ultra 9 (Flagship): Op til 288 MB bLLC, opnået via et dual-tile-design (2 × 144 MB dies) .
• Core Ultra 7: Op til 144 MB bLLC, sandsynligvis på en enkelt compute-tile .
• Detaljer for lavere Core Ultra 5- og Core Ultra 3-modeller er mindre klart understøttet af de tilgængelige lækager, selvom nogle rapporter antyder, at bLLC også kan optræde i låste multiplikator-SKU'er (non-K) .

Placeringen af bLLC på ringbussen inden for hver compute-tile er også en bemærkelsesværdig arkitektonisk detalje . Intels præstationskrav mod AMDs X3D-serie er fortsat ubekræftede af uafhængige benchmarks .

Kernekonfigurationer og strømvarianter

Flagship – 52-kerners dual-tile-design

Den højeste Nova Lake-S SKU rapporteres at have et dual-compute-tile-design med i alt 52 kerner og 52 tråde (hyperthreading angiveligt droppet for denne generation) . Lækagerne er enige om denne konfiguration :

• 16x "Coyote Cove" Performance-kerner (P-kerner)
• 32x "Arctic Wolf" Efficiency-kerner (E-kerner)
• 4x laveffekts-E-kerner (LP-E)
• I alt: 52 kerner, 52 tråde

En tidligere rygtede 42-kerners variant blev senere rapporteret opgraderet til 44 kerner . Den nyere konfiguration beskrives som 16 P-kerner, 24 E-kerner og 4 LP-E-kerner . Denne ændring menes at frigøre en fuldt aktiveret compute-tile, der kan nedarves til andre SKU'er .

Mellemklasse – Single-tile-designs

Under flagskibet forventes single-compute-tile SKU'er. En fremtrædende rygtede konfiguration er en 28-kerners del, som ofte rapporteres som 8 P-kerner + 16 E-kerner + 4 LP-E-kerner . Disse dele forventes at bære Core Ultra 7-brandingen og have 144 MB bLLC . En anden konfiguration, sandsynligvis en 24-kerners del (4P+16E+4LPE), er også blevet nævnt .

Entry-level

Detaljer for entry-level Core Ultra 5- og Core Ultra 3-modeller er mindre konkrete, men lækager antyder konfigurationer som 8P+16E+4LPE, 8P+12E+4LPE, 6P+8E+4LPE, 4P+8E+4LPE og 4P+4E+4LPE . De fleste af disse forventes at være single-tile-dele uden bLLC . Strømforbruget for disse lavere SKU'er rygtes at være under 125W .

Strøm og termisk styring

Lækager indikerer, at strøm- og termisk styring er et stort ingeniørmæssigt fokusområde for 52-kerners flagskibet . På Computex 2026 antydede branchekilder, at chippen ville have multi-core overclocking-kapaciteter, hvilket kræver betydelig termisk margin . Specifikke TDP'er er endnu ikke bekræftet af Intel .

Det bredere Nova Lake-S desktop-sortiment

Nova Lake-S-familien forventes at spænde fra entry-level til flagskib, opdelt efter antal compute-tiles, bLLC-cachestørrelse og kerneantal :

Computesiliciummet til flagskibet rapporteres at være fremstillet på TSMC's N2P-process .

Platform: Sokkel, chipsæt og hukommelse

LGA 1954-sokkel

Alle pålidelige lækager peger på en ny LGA 1954-sokkel til Nova Lake-S, som erstatter LGA 1851-soklen brugt af Arrow Lake-S . Det betyder, at eksisterende bundkort ikke vil være kompatible .

900-seriens chipsæt

Platformen forventes at lancere med Intels 900-serie chipsæt . Entusiastniveauet nævner specifikt Z990- og Z970-bundkort samt et mainstream B960-chipsæt .

Hukommelsesunderstøttelse – DDR5-8000

Nova Lake-S forventes at understøtte DDR5-8000-hukommelse native . Dette repræsenterer en stigning på 25% i forhold til Arrow Lake-S' native DDR5-6400-understøttelse . Hukommelsesmoduler forventes at bruge CUDIMM- og CQDIMM-standarder for at opnå disse højere frekvenser .

Lanceringstidslinje: Et skift til CES 2027

Lanceringsvinduet for Nova Lake-S har været et bevægeligt mål, der er skiftet fra slutningen af 2026 til begyndelsen af 2027, baseret på flere lækagerapporter :

• Tidlige lækager (2025): Målrettede en sen 2026 eller bred 2026 lancering .
• Februar 2026 lækage: En forsinkelse mod CES 2027 blev rapporteret af en fremtrædende lækker .
• Computex 2026 snak (juni 2026): Branchekilder antydede en Q1 2027-lancering, med den officielle annoncering forventet under CES 2027 og detailsalg flere uger senere . Nogle rapporter antyder, at 52-kerners flagskibet kan ankomme 2-3 måneder efter den oprindelige 28-kerners lancering, muligvis omkring Computex 2027 .

Nuværende tolkning: Den mest konsistente lækkebaserede konsensus peger på en Q1 2027 lancering ved CES 2027, med detailsalg derefter . Intel har ikke officielt bekræftet nogen datoer .

Vigtige forbehold

• Intet er officielt bekræftet af Intel. De første konkrete sokkel-, bundkort- og chipsætdetaljer forbliver på lækageniveau .
• Lanceringstidslinjer er blevet ændret flere gange og kan ændre sig igen .
• bLLC-ydeevne versus AMDs 3D V-Cache er fuldstændig uprøvet, indtil uafhængige benchmarks er tilgængelige .
• Nogle lækager er uenige om specifikke kernelantal og SKU-navne, så behandle specifikke sortimentsdetaljer som spekulative .