Vertikální skok Samsungu: Uvnitř prvního 3D vrstveného tranzistoru s rekordní 42nm roztečí hradel

Inovace Samsungu spočívá v tom, že se problému zcela vyhnul. Místo umístění tranzistorů NMOS a PMOS vedle sebe je nová architektura 3DSFET vrství vertikálně nad sebe. To znamená, že kritická izolační vrstva mezi oběma typy tranzistorů se stává vertikální strukturou, která nespotřebovává žádnou dodatečnou plochu na čipu. Teoreticky tak tento přístup může zdvojnásobit hustotu tranzistorů ve stejné ploše, aniž by narazil na limity horizontální izolace .

Klíčové inovace: Trojité nanodrátky a rekordních 42 nm

Praktická realizace této vertikální vize je dílem materiálové vědy a precizního inženýrství. Tým Samsungu nepouze naskládal dva jednoduché tranzistory na sebe. Jejich 3DSFET využívá trojitě vrstvené nanodrátkové kanály pro horní (typu P) i spodní (typu N) tranzistory, což představuje celkem šest nanodrátků na jediném plátku. Jde o největší počet takto vrstvených nanodrátků, jaký byl kdy u 3D vrstveného FET nebo komplementárního FET (CFET) demonstrován . Architektura nanodrátků sama o sobě poskytuje vynikající elektrostatickou kontrolu nad proudem a v kombinaci s vertikálním vrstvením vytváří silnou synergii pro výkon a energetickou účinnost.

Aby toho dosáhli, museli inženýři vyřešit kritický problém elektrické izolace. Vertikálně sousedící tranzistory vyžadují dokonalou izolační bariéru, aby fungovaly nezávisle. Tým proto zavedl vysoce kvalitní mezilehlou dielektrickou vrstvu mezi horní a spodní zařízení. Tento vertikální izolátor je klíčem, který odemyká hustou integraci a eliminuje přeslechy, jež by jinak učinily návrh nefunkčním .

Výsledkem je plně funkční zařízení s roztečí hradel 42 nm, což je nejmenší veřejně známá hodnota. Wookhyun Kwon, expert z týmu Samsung Logic TD, upřesnil, že zatímco předchozí výzkumy uváděly menší rozměry, hodnota 42 nm je tou nejmenší, jaká kdy byla dosažena ve skutečně vyrobené tranzistorové struktuře .

Ocenění, které potvrzuje význam

Význam této práce okamžitě rozpoznala akademická i průmyslová komunita na sympoziu VLSI, jedné ze tří nejvýznamnějších polovodičových konferencí na světě. Článek s názvem „First Demonstration of 3D Stacked FETs at Gate Pitch of 42 nm Featuring Triple Stacked Nanosheet Channels for Advanced Logic Applications“ od autorů v čele s Donghoonem Hwangem dosáhl skóre hodnocení 8,29 z 10, což bylo nejvyšší hodnocení ze všech příspěvků . Toto výjimečné skóre mu vyneslo jak ocenění Best Paper Award, tak označení za technologický vrchol sympozia (Technology Highlight) .

Cesta vpřed pro čipy umělé inteligence a superpočítačů

Samsung považuje architekturu 3DSFET za základní technologii pro budoucnost vysoce výkonných logických polovodičů, konkrétně míří na extrémní požadavky příští generace aplikací v oblasti umělé inteligence (AI) a vysoce výkonných počítačů (HPC), kde je hustota tranzistorů kritickou pákou výkonu .

Je však zásadní vnímat tento úspěch jako monumentální důkaz konceptu, nikoli jako oznámení produktu. Práce se v současnosti nachází ve fázi demonstrace. Tým Samsung Logic TD uvedl, že bude pokračovat ve výzkumu s cílem případné komercializace, avšak nebyl stanoven žádný časový plán pro zahájení sériové výroby. K převedení této demonstrace jediného zařízení na vysoce výtěžný a masově vyráběný proces zbývá ještě mnoho vývoje . Navzdory dlouhé cestě, která nás čeká, poskytl Samsung konkrétní a ověřenou odpověď na otázku, co přijde po éře nanodrátků: směr vzhůru.