TSMC تكشف خطتها المستقبلية: عقد أنغسترومية جديدة وتغليف ضخم لرقائق الذكاء الاصطناعي

• A13: عقدة من فئة الأنغستروم تمثل تصغيراً مباشراً لعقدة A14 التي أعلنت عنها الشركة في 2025، وتهدف إلى تقديم تصاميم أكثر كثافة وكفاءة للذكاء الاصطناعي والحوسبة عالية الأداء والهواتف الذكية.
• A12: تقنية أخرى في فئة الأنغستروم ستأتي بعد A13، وتواصل دفع حدود التصغير إلى ما دون 2 نانومتر.
• N2U: امتداد لعائلة N2 (2nm)، مصمم لتحسين الأداء وكفاءة الطاقة مع الحفاظ على نفس الجيل التقني الأساسي.

تشير التقارير الصناعية إلى أن A13 وA12 قد تستهدفان الإنتاج التجاري في نهاية العقد الحالي، ضمن خطة تمتد حتى عام 2029.

ماذا عن عقدة A16؟

لم تتضمن تقارير الندوة إعلاناً تفصيلياً جديداً حول A16، لكن تقارير الصناعة تشير إلى أن الإنتاج الكمي لهذه العقدة قد تأخر إلى نحو عام 2027 مقارنة بتوقعات سابقة.

تقدم كبير في تغليف الرقائق: CoWoS

أحد أبرز الإعلانات لم يكن في التصنيع نفسه، بل في التغليف المتقدم للرقائق، وهو مجال أصبح حاسماً لتطوير مسرعات الذكاء الاصطناعي الحديثة.

أكدت TSMC بدء الإنتاج الكمي لمنصة CoWoS (اختصار chip‑on‑wafer‑on‑substrate) الجديدة، والتي وصفتها بأنها أكبر منصة تغليف من نوعها في العالم.

أبرز الأرقام:

• منصة CoWoS بحجم 5.5 ريتكل حققت معدل عائد إنتاج يتجاوز 98٪ وفقاً لنائب رئيس تطوير الأعمال في الشركة.

مصطلح الريتكل يشير إلى أكبر مساحة يمكن طباعتها في عملية الطباعة الضوئية خلال تصنيع الرقائق. وعبر دمج عدة شرائح بحجم ريتكل داخل حزمة واحدة، يمكن إنشاء معالجات ضخمة مكوّنة من عدة شرائح (chiplets) مرتبطة مع ذاكرة عالية النطاق الترددي.

هذه التقنية أصبحت أساسية لأن أداء أنظمة الذكاء الاصطناعي الحديثة يعتمد بدرجة كبيرة على سرعة الاتصال بين الشرائح وعرض النطاق للذاكرة، وليس فقط على عدد الترانزستورات داخل الشريحة الواحدة.

الطريق إلى حزم أكبر بكثير بحلول 2029

لم تتوقف خطط الشركة عند منصة 5.5 ريتكل. تشير تقارير الصناعة إلى أن TSMC تعمل على توسيع حجم منصات CoWoS بشكل كبير خلال السنوات المقبلة.

الخطط المتوقعة تشمل:

• منصات بحجم يقارب 14 ريتكل بحلول عام 2028
• منصات قد تصل إلى 40 ريتكل بحلول عام 2029

إذا تحققت هذه الأهداف، فقد يصبح بالإمكان بناء معالجات ذكاء اصطناعي أكبر بكثير من وحدات معالجة الرسوميات أو المسرعات الحالية، ما يحول تقنيات التغليف إلى عنصر أساسي في تصميم أنظمة الحوسبة نفسها.

توسع إنتاج عقدة 2 نانومتر

تأتي هذه التطورات بالتوازي مع إطلاق جيل تصنيع جديد للشركة.

• دخلت عقدة N2 (2 نانومتر) مرحلة الإنتاج الكمي في أواخر عام 2025.
• الطلب المبكر على هذه التقنية كان قوياً، مع قيام شركات كبرى بحجز قدرات إنتاجية لرقائق الذكاء الاصطناعي والهواتف الرائدة.

وبسبب هذا الطلب، تعمل TSMC على توسيع طاقتها الإنتاجية لتلبية النمو المتوقع في سوق الذكاء الاصطناعي وأجهزة الحوسبة المتقدمة.

كيف تبدو المنافسة مع Intel وSamsung؟

سباق أشباه الموصلات لا يتعلق بالتقنيات المعلنة فقط، بل أيضاً بسرعة التنفيذ ومعدلات الإنتاج الفعلية.

بعض التقارير تشير إلى تحديات لدى المنافسين:

• Samsung: تقرير واحد أشار إلى أن خط إنتاج 2 نانومتر يحقق نحو 14٪ فقط من الشرائح القابلة للاستخدام، وهو معدل منخفض في مراحل التصنيع المبكرة.
• Intel: تقارير أخرى ذكرت أن جدول عقدة 18A تأخر بنحو ستة أشهر عن التوقعات السابقة.

لكن هذه الأرقام تستند إلى تقارير طرف ثالث محدودة، لذلك ينبغي التعامل معها بحذر.

لماذا أصبح التغليف مهماً بقدر أهمية التصغير؟

الرسالة الأبرز من ندوة TSMC لعام 2026 هي أن مستقبل الأداء الحاسوبي يعتمد على مزيج من تقنيتين:

• عقد تصنيع متقدمة جداً مثل A13 وA12 تدفع حدود تصغير الترانزستورات.
• تقنيات تغليف متطورة مثل CoWoS تسمح بدمج شرائح ضخمة متعددة مع ذاكرة عالية السرعة في نظام واحد.

بالنسبة لمسرعات الذكاء الاصطناعي — التي تحتاج إلى مساحات شرائح هائلة ونطاق ذاكرة كبير — أصبح هذا المزيج من التصنيع المتقدم والتغليف الضخم هو العامل الحاسم في المنافسة داخل صناعة أشباه الموصلات.

وتشير خريطة الطريق الحالية إلى أن TSMC تسعى للحفاظ على تفوقها في هذين المجالين حتى نهاية العقد الحالي.