كثافة الترانزستورات: ما يقرب من 100 مليار ترانزستور على رقاقة بحجم ظفر الإصبع تقريبًا. هذه الكثافة تعادل ضعف كثافة عقدة 2 نانومتر التي كشفت عنها IBM في عام 2021 تقريبًا.

مكاسب الأداء والكفاءة المتوقعة: تدعي IBM أن التصميم الجديد يمكن أن يوفر أداءً أعلى بنسبة تصل إلى 50% أو كفاءة في استهلاك الطاقة تصل إلى 70% مقارنة بمعمارية 2 نانومتر الخاصة بها. هذه تقديرات بحثية وليست قياسات من منتجات تجارية.

تصغير ذاكرة SRAM: تحسين بنسبة 40% في كثافة الذاكرة على الرقاقة. تصف IBM هذا بأنه أكبر تحسين من نوعه في كثافة الذاكرة تشهده الصناعة منذ أكثر من عقد. نُشرت النتائج في ندوة VLSI Technology لعام 2026.

معمارية NanoStack: كيف تعمل؟

NanoStack هي معمارية ترانزستور عمودي ثلاثي الأبعاد. فبدلاً من الاستمرار في تصغير الترانزستورات على سطح مستوٍ (النهج المستخدم في تصاميم FinFET والصفائح النانوية التقليدية)، تقوم IBM برص الترانزستورات من نوع الصفائح النانوية رأسيًا في ثلاثة أبعاد باستخدام تقنية ترقيع الرقاقات.

تعمل هذه المعمارية كنوع من ترانزستور التأثير الميداني التكميلي (CFET). تحديدًا، تقوم برص الترانزستورات من النوع n والنوع p فوق بعضها البعض بدلاً من وضعها جنبًا إلى جنب، مما يوفر مساحة كبيرة على الشريحة ويقصر المسافات التي يجب أن تقطعها الإشارات الكهربائية بينها. وقد وصفت IBM معمارية NanoStack بأنها "إطار عمل عالمي" لترتيب الترانزستورات. وقد أظهرت الشركة نموذجًا أوليًا عمليًا للرقاقة عند عقدة 0.7 نانومتر — وهو أول عرض عمومي لمنطق CMOS عملي تحت 1 نانومتر.

التسويق التجاري ونموذج العمل

تؤكد IBM صراحةً أن هذه التقنية لا تزال في مرحلة البحث. تتوقع الشركة أن يبدأ الإنتاج التجاري من قبل شركائها خلال حوالي خمس سنوات. لا تدير IBM مرافق تصنيع رقاقات خاصة بها. وستقوم بترخيص تصميم NanoStack لشركاء التصنيع والمسبك، وهو النموذج الذي اتبعته تاريخيًا في تسويق إنجازاتها في مجال أشباه الموصلات. كما رسمت الشركة خارطة طريق طويلة الأجل نحو عقد تصنيع بحجم 0.1 نانومتر (1 أنجستروم).

الموقع التنافسي وآثار الذكاء الاصطناعي

تضع IBM عقدة 0.7 نانومتر كأول تقنية يتم الكشف عنها علنًا تحت 1 نانومتر، مما يستهل ما تسميه الصناعة "عصر الأنجستروم" لتصنيع الرقاقات. وتقدر الشركة أن مسرعات الذكاء الاصطناعي المبنية على رقاقات 7A يمكن أن تصل نظريًا إلى حوالي 7,000 تيرابايت في الثانية (تريليون عملية في الثانية)، مقارنة بحوالي 1,500 على العقد الرائدة الحالية — أي بتحسن يبلغ حوالي 4.7 أضعاف. يُنظر إلى إعلان IBM على نطاق واسع على أنه يضع الشركة في موقع تنافسي مع عمالقة المسبك TSMC وSamsung وIntel في السباق نحو العقد بمقياس الأنجستروم.

تحفظات أساسية

جميع أرقام الأداء والكفاءة هي تقديرات خاصة بـ IBM مستمدة من عملية في مرحلة البحث، وليست من منتجات مطروحة في الأسواق. إن الجدول الزمني للتسويق التجاري الذي يمتد لخمس سنوات واعتمادها على شركاء الترخيص يعتبران قيودًا جوهرية. كما صرح هويمينغ بو، نائب رئيس IBM لأبحاث وتطوير أشباه الموصلات العالمية، في الإعلان: "NanoStack ليس مجرد ابتكار واحد. إنه منصة أجهزة يمكنها تمكين التصغير للعقد القادمة لعقد كامل. نحن نجهزها للتصنيع."

كثافة الترانزستورات: ما يقرب من 100 مليار ترانزستور على رقاقة بحجم ظفر الإصبع تقريبًا. هذه الكثافة تعادل ضعف كثافة عقدة 2 نانومتر التي كشفت عنها IBM في عام 2021 تقريبًا.

مكاسب الأداء والكفاءة المتوقعة: تدعي IBM أن التصميم الجديد يمكن أن يوفر أداءً أعلى بنسبة تصل إلى 50% أو كفاءة في استهلاك الطاقة تصل إلى 70% مقارنة بمعمارية 2 نانومتر الخاصة بها. هذه تقديرات بحثية وليست قياسات من منتجات تجارية.

تصغير ذاكرة SRAM: تحسين بنسبة 40% في كثافة الذاكرة على الرقاقة. تصف IBM هذا بأنه أكبر تحسين من نوعه في كثافة الذاكرة تشهده الصناعة منذ أكثر من عقد. نُشرت النتائج في ندوة VLSI Technology لعام 2026.

معمارية NanoStack: كيف تعمل؟

NanoStack هي معمارية ترانزستور عمودي ثلاثي الأبعاد. فبدلاً من الاستمرار في تصغير الترانزستورات على سطح مستوٍ (النهج المستخدم في تصاميم FinFET والصفائح النانوية التقليدية)، تقوم IBM برص الترانزستورات من نوع الصفائح النانوية رأسيًا في ثلاثة أبعاد باستخدام تقنية ترقيع الرقاقات.

تعمل هذه المعمارية كنوع من ترانزستور التأثير الميداني التكميلي (CFET). تحديدًا، تقوم برص الترانزستورات من النوع n والنوع p فوق بعضها البعض بدلاً من وضعها جنبًا إلى جنب، مما يوفر مساحة كبيرة على الشريحة ويقصر المسافات التي يجب أن تقطعها الإشارات الكهربائية بينها. وقد وصفت IBM معمارية NanoStack بأنها "إطار عمل عالمي" لترتيب الترانزستورات. وقد أظهرت الشركة نموذجًا أوليًا عمليًا للرقاقة عند عقدة 0.7 نانومتر — وهو أول عرض عمومي لمنطق CMOS عملي تحت 1 نانومتر.

التسويق التجاري ونموذج العمل

تؤكد IBM صراحةً أن هذه التقنية لا تزال في مرحلة البحث. تتوقع الشركة أن يبدأ الإنتاج التجاري من قبل شركائها خلال حوالي خمس سنوات. لا تدير IBM مرافق تصنيع رقاقات خاصة بها. وستقوم بترخيص تصميم NanoStack لشركاء التصنيع والمسبك، وهو النموذج الذي اتبعته تاريخيًا في تسويق إنجازاتها في مجال أشباه الموصلات. كما رسمت الشركة خارطة طريق طويلة الأجل نحو عقد تصنيع بحجم 0.1 نانومتر (1 أنجستروم).

الموقع التنافسي وآثار الذكاء الاصطناعي

تضع IBM عقدة 0.7 نانومتر كأول تقنية يتم الكشف عنها علنًا تحت 1 نانومتر، مما يستهل ما تسميه الصناعة "عصر الأنجستروم" لتصنيع الرقاقات. وتقدر الشركة أن مسرعات الذكاء الاصطناعي المبنية على رقاقات 7A يمكن أن تصل نظريًا إلى حوالي 7,000 تيرابايت في الثانية (تريليون عملية في الثانية)، مقارنة بحوالي 1,500 على العقد الرائدة الحالية — أي بتحسن يبلغ حوالي 4.7 أضعاف. يُنظر إلى إعلان IBM على نطاق واسع على أنه يضع الشركة في موقع تنافسي مع عمالقة المسبك TSMC وSamsung وIntel في السباق نحو العقد بمقياس الأنجستروم.

تحفظات أساسية

جميع أرقام الأداء والكفاءة هي تقديرات خاصة بـ IBM مستمدة من عملية في مرحلة البحث، وليست من منتجات مطروحة في الأسواق. إن الجدول الزمني للتسويق التجاري الذي يمتد لخمس سنوات واعتمادها على شركاء الترخيص يعتبران قيودًا جوهرية. كما صرح هويمينغ بو، نائب رئيس IBM لأبحاث وتطوير أشباه الموصلات العالمية، في الإعلان: "NanoStack ليس مجرد ابتكار واحد. إنه منصة أجهزة يمكنها تمكين التصغير للعقد القادمة لعقد كامل. نحن نجهزها للتصنيع."